Halbleiterfertigung & TSMC: Übertriebene Transistor-Skalierung

Reale, von TSMC gefertigte Chips erreichen geringere Transistordichten als das Unternehmen erwarten lässt.

Artikel veröffentlicht am , Johannes Hiltscher
Die Anzahl der Transistoren pro Quadratmillimeter Chipfläche ist eine wichtige Metrik für Chips - hier das Die eines Ryzen 5 3600.
Die Anzahl der Transistoren pro Quadratmillimeter Chipfläche ist eine wichtige Metrik für Chips - hier das Die eines Ryzen 5 3600. (Bild: Wikimedia Commons/CC0 1.0)

Eine 80 Prozent höhere Integrationsdichte von Transistoren - das hatte TSMC beim Wechsel vom 7-nm-Prozess N7 auf den Nachfolger N5 (nominell 5 nm) versprochen. Doch Angstronomics, eine offensichtlich gut informierte, wenn auch erst seit Kurzem aktive Publikation, zweifelt an der Zahl. Die Kernaussage: TSMC habe sich zwei besonders vorteilhafte Punkte für den Vergleich gesucht.

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Denn ein Prozessknoten bei der Halbleiterfertigung ist komplex und bietet Freiraum für verschiedene Optimierungen. Chips werden seit Langem nicht mehr aus einzelnen Transistoren zusammengesetzt, sondern aus sogenannten Standardzellen. Das sind fertige Logik- (Nand, Inverter) und Speicherzellen sowie komplexere Einheiten wie Addierer. Damit wird ein Chip nicht mehr als komplette Schaltung, sondern auf funktionaler Ebene entworfen. Von diesen Standardzellen existieren in der Regel mehrere Varianten, die in verschiedenen Bibliotheken zusammengefasst sind.

So unterscheidet TSMC zwischen High Performance (HP) und Low Power (LP). Wie die Namen sagen, erlaubt HP einen höheren Takt, LP hingegen benötigt weniger elektrische Leistung. Zudem ist bei LP die Integrationsdichte höher, da die FinFet-Transistoren mit weniger Fins hergestellt werden. Üblicherweise sind diese nämlich als Multi-Gate-Transistoren umgesetzt. Bei TSMC heißen die HP- und LP-Bibliotheken High Current (HC) und High Density (HD).

Transistoren sind nur noch schwer zu schrumpfen

Der Grund für die Existenz verschiedener Varianten der Standardzellen ist einfach: Die Integrationsdichte von Halbleitern zu erhöhen stellt die Fertiger vor immer größere Herausforderungen. Denn die grundlegenden Größen, die Abstände zwischen Fins (Fin Pitch), Leitern (Metal Pitch) und Gattern (Contacted Gate Pitch), sind kaum noch zu verringern.

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Die wenigsten Chips werden auf absolute Höchstleistung ausgelegt. Daher können deren Entwickler durch Auswahl der jeweils passenden Zellbibliothek verschiedene Teile entweder auf hohe Rechenleistung oder geringen Flächenbedarf und Leistungsaufnahme optimieren. Und hier ergibt sich ein Problem: Die Steigerung der Integrationsdichte gibt TSMC anhand eines Beispiel-Chips mit Cortex-A72-Kern an. Je nachdem, welche Zell-Bibliothek und welche konkreten Zellen genutzt werden, sind verschiedene Frequenzen bei unterschiedlicher Chip-Fläche erreichbar. So kann ein und der selbe Chip auf mehrere Weisen hergestellt werden, was als Kurve dargestellt werden kann, unten gezeigt für den Vergleich von N3E und N5.

  • Implementierungskurve für Chips: Je nach gewählter Zellbibliothek und Optimierungen können für Halbleiter mögliche Taktrate und benötigte Fläche variiert werden. (Bild: TSMC)
Implementierungskurve für Chips: Je nach gewählter Zellbibliothek und Optimierungen können für Halbleiter mögliche Taktrate und benötigte Fläche variiert werden. (Bild: TSMC)

TSMCs Metrik führte zu falschen Schätzungen

Verständlicherweise sucht sich TSMC für den Vergleich von zwei Prozessknoten die für das Unternehmen günstigsten Punkte auf den gegenübergestellten Kurven. Das führte nach Aussage von Angstronomics dazu, dass die pro Quadratmillimeter integrierbare Anzahl an Transistoren falsch eingeschätzt wurde. Beispielsweise ging WikiChip davon aus, dass mit N5 rund 171 Millionen Transistoren pro Quadratmillimeter (MTr/mm2) integrierbar seien - Apples in dem Prozess gefertigter A14 erreichte allerdings "nur" 134 Millionen.

Untermauert wird die Analyse mit elektronenmikroskopischen Aufnahmen von Apples A15. Hier lassen sich Gate und Metal Pitch vermessen, woraus eine Integrationsdichte von 137,6 MTr/mm2 berechnet wird. Durch aggressive Optimierungen, so der Autor, seien höhere Integrationsdichten denkbar. Da diese die Leistung beeinträchtigen, seien sie jedoch für reale Chips unattraktiv. Nichtsdestotrotz sei TSMC aktuell bei der Halbleiterfertigung führend.

Der Artikel von Angstronomics verdeutlicht: Die Halbleiterfertigung ist sehr kompliziert geworden und einige Zahlen taugen allein fürs Marketing, nicht für reale Chips. Der unter Pseudonym publizierende Autor scheint gut informiert zu sein, das legen seine Tweets nahe, zudem trug er beispielsweise auch zur oben verlinkten Analyse des A14 bei.

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