Halbleiterfertigung: Mit Intel 18A-P werden Chips schneller, effizienter und kühler
Mit Intel 18A-P steht eine verbesserte Variante des Fertigungsprozesses Intel 18A in den Startlöchern. Während mit Letzterem bereits die Compute-Dies von Panther Lake und Clearwater Forest gefertigt werden, könnten mit Intel 18A-P bereits die ersten Chips für Diamond Rapids hergestellt werden. Die Risikofertigung läuft nämlich laut Intel bereits. Im Rahmen des aktuell stattfindenden VLSI Symposium(öffnet im neuen Fenster) verrät der Hersteller Details zum optimierten Prozess.
Weiterhin bietet Intel zwei Standardzellbibliotheken an, von denen eine auf Leistung (High Performance, HP), die andere auf Transistordichte (High Density, HD) optimiert ist. Da es sich um eine reine Optimierung handelt, können Intel-18A-Designs direkt auf den Nachfolger übertragen werden. Die Standardzellen mit je einem N- und P-Kanal-Mosfet sind weiter 180 nm (HP) und 160 nm (HD) hoch. An der Transistordichte ändert sich entsprechend nichts, Intel führt aber zwei neue Zelltypen ein.
Besonders interessant sind die W3P-Zellen. Bei ihnen erfolgt die Spannungsversorgung über zwei Kontakte: einmal regulär per Power Via und zusätzlich über eine direkte Kontaktierung auf der Rückseite. Letzteres soll Intel 14A zur Norm machen, aktuell ist es eine Optimierung für zeitkritische Pfade. Der niedrigere Widerstand ermöglicht höhere Ströme und damit kürzere Schaltzeiten.
Mehr Optimierungsmöglichkeiten
Daneben bekommen Chipdesigner mehr Auswahl bei der Breite der vier Nanoribbons der Transistor-Gates. Die HP-Bibliothek unterstützt bei Intel 18A-P neben W3 und W2 auch die schmalste Variante W1.
Das ermöglicht Optimierungen nichtzeitkritischer Signalpfade auf niedrigere Ströme und damit Verlustleistungen. Die HD-Bibliothek bekommt im Low-Voltage-Bereich mit W1.5 einen Zwischenschritt, der eine feinere Abstufung von Schaltzeit und Leistungsaufnahme ermöglicht.
Intel 18A-P optimiert den Prozess daneben in diversen Aspekten: Die Varianz der Transistorschwellspannungen hat Intel um ein Drittel verringert, den Widerstand von Vias um bis zu 30 Prozent reduziert und die Elektronenmobilität im Kanal verbessert. Ein Standard-ARM-Testchip soll dank der Optimierungen mit Intel 18A-P gegenüber dem Vorgänger entweder 18 Prozent effizienter sein oder 9 Prozent höher takten können. Außerdem hat Intel den Träger-Wafer optimiert, auf den der Logik-Wafer zur Herstellung des Backside Power Delivery Networks montiert wird.
Hier nutzt Intel ein neues Material, das zudem stärker ausgedünnt wird, was einen besseren Wärmetransport ermöglicht. Zudem soll die EDA-Software (Electronic Design Automation) Hotspots im Chip erkennen und dort gezielt zusätzliche Kupferleiter und Kontaktierungen (Vias) anordnen, um die Wärmeleitfähigkeit zu verbessern.
Einblicke in die fernere Zukunft
Neben den Verbesserungen von Intel 18A-P werden Intel-Ingenieure im Rahmen des VLSI-Symposiums über die generellen Erfahrungen mit Backside Power Delivery berichten. Auch drei Vorträge zu Grundlagen stehen auf dem Programm: Ein Vortrag berichtet über Intels Arbeiten an sogenannten CFETs, bei denen N- und P-Kanal-Mosfet gestapelt sind, ein weiterer zur Kombination von Galliumnitrid- und Siliziumhalbleitern auf einem 300-mm-Wafer.
Das soll die Integration von Steuerlogik und Schalttransistoren auf einem Die und damit effizientere und kompaktere Spannungswandler ermöglichen. Der dritte Vortrag behandelt Ruthenium-Leiter mit Luftspalt, die auf den untersten Metallisierungsebenen Kupfer ersetzen könnten. Sie sollen feinere Leiter mit 35 Prozent geringerer Kapazität ermöglichen, was wiederum zur Reduzierung der Zellhöhen genutzt werden kann.
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