Halbleiterfertigung: Intel zeigt Installation des ersten High-NA-EUV-Belichters

Die teuerste Maschine der Welt steht in Intels Fab in Oregon. Vorerst wird damit experimentiert – wann High-NA in die Fertigung kommt, ist ungewiss.

Artikel veröffentlicht am 5. März 2024, 12:45 Uhr, Johannes Hiltscher

Der Twinscan EXE:5000 muss erst einmal zusammengebaut werden. (Bild: Intel)

Tom's Hardware nennt es "das größte Unboxing-Video aller Zeiten": Intel hat auf Youtube ein Video geteilt, das den Aufbau eines Twinscan EXE:5000 im Werk in Oregon zeigt. Dabei handelt es sich um den ersten an einen Halbleiterhersteller ausgelieferten EUV-Belichter mit einer numerischen Apertur von 0,55 (kurz High-NA).

Die höhere numerische Apertur ermöglicht eine höhere Auflösung, wodurch kleinere Strukturen mit einem Belichtungsschritt möglich werden. ASML sieht die High-NA-Scanner damit als wichtiges Werkzeug für Prozesse ab der 2-nm-Marke. Die Auflösung sinkt von 13 auf 8 nm, was fast eine Verdreifachung der Transistordichte ermöglicht.

Aber nicht alle teilen ASMLs positive Einschätzung: Semianalysis kam im Dezember 2023 zu dem Schluss, dass High-NA-EUV-Belichtung zumindest in den kommenden Jahren teurer sei als Mehrfachbelichtung (Multi Patterning) mit den aktuell genutzten Low-NA-EUV-Belichtern.

Der Grund dafür liegt nicht nur im hohen Preis der Maschinen – mit mindestens 350 Millionen Euro pro Stück ist High-NA mehr als doppelt so teuer wie Low-NA (rund 170 Millionen Euro). Die höhere numerische Apertur führt zudem dazu, dass die in einem Schritt belichtbare Fläche halbiert werden muss – von derzeit 858 mm² (26 x 33 mm) auf 429 mm² (26 x 16,5 mm). Um trotzdem den gleichen Durchsatz an Wafern zu schaffen, müssen Wafer-Träger und Maske deutlich schneller bewegt werden.

Noch problematischer: Die Leistung der Lichtquelle muss deutlich steigen, damit die Belichter überhaupt den von ASML angestrebten Durchsatz schaffen. Semianalysis erwartet daher, dass die teuren High-NA-Belichter in der Praxis pro Stunde weniger Wafer belichten können als zwei Low-NA-Systeme – was einen Kostenvorteil für Double Patterning bedeuten würde. Hinzu kommen praktische Herausforderungen bei der Kombination von High-NA für die feinsten Strukturen und Low-NA für weniger kritische Ebenen.

Einsatz frühestens 2030 rentabel?

Eine Aufstellung sieht geringere Kosten durch High-NA-EUV-Belichtung erst ab den 1-nm-Prozessen, die um 2030 erwartet werden – auch wenn Intel einen aggressiveren Zeitplan verfolgt und mit Intel 10A bereits 2027 einen 1-nm-Prozess einführen will. Eine offizielle Aussage, wann High-NA-EUV in der Praxis eingesetzt werden könnte, gibt es allerdings nicht.

Vorerst sammeln die Ingenieure von Intel und ASML Erfahrungen mit dem EXE:5000. Im Werk in Oregon findet die Prozessentwicklung statt. Hier die beste Technik verfügbar zu haben, ist definitiv sinnvoll. Denkbar ist, dass ein bereits existierender Prozess für den Einsatz des High-NA-Belichters modifiziert wird.

Diesen Weg ging Intel bereits bei der Entwicklung von Backside Power Delivery. Eine übereilte Einführung von High-NA-Belichtung in die Serienfertigung sollte Intel vermeiden, Samsung kämpfte in Folge einer frühen Einführung von EUV-Belichtung in der Speicherfertigung lange mit Problemen.

Verdrängen wird High-NA die bereits existierenden Low-NA-Scanner zudem nicht: Die teuren Belichter werden nur für die sogenannten kritischen Lagen eingesetzt, in denen sich die feinsten Strukturen finden. Für gröbere Strukturen werden aufgrund der geringeren Kosten weiter Low-NA-EUV- oder gar DUV-Belichtung verwendet.