Halbleiterfertigung: Intel hat extra Test-Node für PowerVias

Um den Weg hin zu einer verbesserten Spannungsversorgung zu ebnen, hat Intel einen hybriden Prozess mit alter und neuer Technik entwickelt.

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Ein Wafer mit Intel-Chips
Ein Wafer mit Intel-Chips (Bild: Intel)

Parallel zur Erweiterung der Fab D1X im US-Bundesstaat Oregon hat Intel einen Einblick gegeben, wie das Unternehmen plant, die sogenannten PowerVias für kommende CPU-Generationen umzusetzen. Ziel ist es, die Daten- von den Stromleitungen zu entkoppeln, wobei Letztere von der Rückseite her aufgebracht werden. Hierzu hat Intel einen Test-Node erstellt, der als Zwischenschritt fungiert.

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Nachdem der Hersteller in der Vergangenheit bei neuen Fertigungsverfahren - etwa 14 nm und 10 nm - aufgrund technischer Probleme mit teils jahrelangen Verzögerungen zu kämpfen hatte, soll dies bei den PowerVias nicht mehr geschehen. Sie sollen gemeinsam mit den Ribbonfets getauften GAA-Transistoren (Gate All Around) eingeführt werden, womit gleich zwei technische Neuerungen für den Intel 20A getauften Prozess geplant sind.

Bei bisherigen Finfets wird der Channel - der Übergang von Source zu Drain - von drei Seiten vom Gate umfasst. Bei GAA-Fets wird er aus Nanosheets geformt, welche das Gate komplett umschließen. Das verbessert den Elektronenfluss zugunsten der Schaltgewindigkeit, zugleich sinkt der Flächenbedarf für die Fins. Intel wiederum spricht von Ribbonfets und Ribbonsheets.

Test-Node mit PowerVias und Finfets statt Ribbonfets

Die PowerVias wiederum brechen mit dem bisherigen Aufbau eines Chips: Üblicherweise werden die Finfets/Ribbonfets durch mehrere Metall-Layer miteinander verschaltet und mit Energie versorgt, ein Prozessor weist daher oft ein Dutzend solcher Schichten auf. Bei den PowerVias werden die Datenleitung von einer Seite und die Stromleitungen von der anderen zugeführt, was das Signal-Routing für weniger Interferenzen optimieren und dabei Spannungsabfälle (IR Droop) sowie Rauschen (Noise) verringern soll.

  • Zwischen Intel 3 und Intel 20A gibt es einen Finfet-/Powervia-Test-Node. (Bild: Intel)
  • Intel 20A soll ab dem ersten Halbjahr 2024 bereitstehen. (Bild: Intel)
  • Arrow Lake wird mit Intel 20A produziert, zumindest ein Chiplet davon. (Bild: Intel)
Zwischen Intel 3 und Intel 20A gibt es einen Finfet-/Powervia-Test-Node. (Bild: Intel)
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Zwischen Intel 3 mit Finfets samt regulärer Stromversorgung und Intel 20A mit Ribbonfets samt PowerVias platziert Intel einen Test-Node: Dieser nutzt noch Finfets, kombiniert diese aber bereits mit den PowerVias. So kann der Hersteller diese erproben, um eventuelle Fehler frühzeitig zu erkennen und idealerweise zu beheben, damit die Implementierung bei Intel 20A wie geplant verzögerungsfrei vonstatten geht.

Der Produktionsstart von Intel 20A (einst 5 nm) ist für das erste Halbjahr 2024 angesetzt, die Performance pro Watt soll um bis zu 15 Prozent besser ausfallen als bei Intel 3 (einst 7+ nm). Laut Intel werden bereits Test-Wafer mit ausgewählter IP gefertigt, mit Arrow Lake sind erste auf Intel 20A basierende Prozessoren angekündigt. Arrow Lake ist ein Chiplet-Design, weshalb auch TSMCs N3-Verfahren herangezogen wird.

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