Halbleiterfertigung: Intel 3 verbessert Intels EUV-Fertigung deutlich
In die Details ihrer Fertigung geben Halbleiterhersteller nur selten Einblick. Intel hat bei der aktuell auf Hawaii stattfindenden Konferenz VLSI Details seines 3-nm-Fertigungsprozesses Intel 3(öffnet im neuen Fenster) präsentiert. Es ist für das Unternehmen der letzte Finfet-Prozess, bevor mit Intel 20A der Umstieg auf Gate-all-around-Fets (GAAFets) erfolgt. Der auffälligste Unterschied zu Intel 4, aus dem Intel 3 als Weiterentwicklung hervorgeht, ist die High-Density-Bibliothek.
Die nutzt ein verändertes Design mit zwei statt drei Fins pro Transistor. Damit sinkt deren Höhe von 240 auf 210 nm. Sie soll die Transistordichte um bis zu 10 Prozent steigern. Die bislang bei Intel 4 genutzten Transistoren mit drei Finfets bleiben aber als High-Performance-Bibliothek erhalten. Der Abstand zwischen den einzelnen Fins (Fin Pitch) ist bei beiden gleich, so dass sie sich ähnlich wie bei TSMCs Finflex mischen lassen sollten.
An dieser Stelle drängt sich ein Vergleich mit dem N3E-Prozess des Konkurrenten geradezu auf. Hier zeigt sich: Intels Transistoren brauchen etwas mehr Platz, Fin Pitch und Contacted Poly Pitch (CPP, Abstand zwischen Transistorkontakten) sind mit 30 nm und 50 nm etwas höher als bei TSMC mit 26 nm und 48 oder 54 nm. Auch der Minimum Metal Pitch, der Abstand der Leiter in der ersten Metallisierungsebene, ist mit 30 nm deutlich größer als bei TSMC mit 23 nm ( Daten zu N3 von Wikichip(öffnet im neuen Fenster) ).
Damit ist TSMC in der Lage, teils deutlich kleinere Transistoren zu fertigen, zumal noch die Option einer hybriden 2-1-Bibliothek mit reduzierter Fin-Anzahl besteht. Da Intel mit seiner Fertigung aber anders als TSMC nicht auf extrem energieeffiziente Chips etwa für Smartphones zielt, erscheint Intel 3 im angestrebten Segment durchaus konkurrenzfähig.
Viele Verbesserungen im Detail
Intel 3 ist allerdings mehr als kleinere Transistoren: Die deutliche Leistungssteigerung ermöglicht eine Reihe von Detailverbesserungen. So haben Intels Ingenieure das Profil der Fins verbessert, was das Verhalten der Transistoren bei niedrigen Schaltspannungen verbessert. Auch die Leckströme konnten die Ingenieure deutlich reduzieren, wodurch sich höhere Ströme bei gleicher Verlustleistung schalten lassen.
Beim Leiter-Stack bietet Intel nun mehr Optionen an: Intel 4 unterstützte lediglich 18 Metallisierungsebenen, bei Intel 3 stehen 14, 18 oder 21 zur Auswahl. Das erlaubt mehr Spielraum bei der Optimierung für Leistung oder Kosteneffizienz. Die untersten sieben Metallisierungsebenen hat Intel zudem optimiert, was kapazitive Effekte um 8 Prozent reduziert - und damit höhere Schaltgeschwindigkeiten erlaubt.
Dazu tragen auch kleinere Transistorkontakte bei, hier konnte Intel dank neuer Materialien den Kontaktwiderstand verbessern. In Summe erlauben diese Verbesserungen eine um bis zu 18 Prozent höhere Schaltgeschwindigkeit als bei Intel 4.
Weitere Varianten kommen
Ähnlich wie auch bei TSMC wird es Intel 3 in verschiedenen Varianten für unterschiedliche Zielmärkte geben. Die für die sechste Xeon-SP-Generation bereits genutzte Variante wird langfristig zu Intel 3-T, sie ist neben CPUs auch für beim Advanced Packaging, also Intels Foveros und EMIB, genutzte Base Dies gedacht. Möglich macht das die Unterstützung von Through Silicon Vias (TSVs), mit denen Silizium-Dies durchkontaktiert werden. Erst damit lassen sich weitere Dies aufstapeln, Intel 4 unterstützt keine TSVs.
Diese Möglichkeiten wird Intel 3-PT weiter ausbauen: In diesem Prozess sollen in erster Linie Chips für Hochleistungsrechner und KI-Beschleuniger entstehen. TSVs sollen sich mit einem Abstand von 9 μm dichter packen lassen, Dies ohne Lotkugeln sollen mittels Hybrid Bonding verbunden werden können. Es scheint nicht zu weit hergeholt, dass dieser Prozess beim für 2025 angekündigten GPU-Beschleuniger Falcon Shores genutzt werden dürfte.
Daneben kommt Intel 3-E mit Optimierungen für analoge Schaltungen, gedacht ist der Fertigungsprozess für Chipsätze und Speichercontroller. Es dürfte damit das langlebigste Mitglied der Familie werden.