Mehrere mögliche Entwicklungspfade
Es fällt auf, dass die neue Roadmap wesentlich weniger spezifisch ist als vorherige. CFETs sieht Imec zwar als gesetzt, parallel hält das Institut aber auch eine als CMOS 2.0 bezeichnete Entwicklung für realistisch. Dabei handelt es sich um Halbleiter, die mittels Hybrid Bonding aus zwei Wafern mit unterschiedlich aufgebauten Transistoren zusammengesetzt werden.
Das Mischen unterschiedlich optimierter Transistoren erlauben auch aktuelle Fertigungsprozesse, CMOS 2.0 würde hier aber wesentlich mehr Spielraum ermöglichen.
In der Praxis lassen sich Verbindungen zwischen CMOS 2.0 und Advanced Packaging ziehen. Auch hier erwartet Imec mehr Komplexität: Aktive Base Dies, die nicht nur die aufgesetzten Compute Dies verbinden, sondern auch den Last Level Cache und Logik wie etwa Speichercontroller enthalten, nutzt bereits etwa Intels Clearwater Forest.
Nicht nur hoch, sondern auch tief stapeln
Künftig werden wohl auch Chiplets auf beiden Seiten des Packages aufgestapelt: erst Schnittstellen wie Silicon-Photonics-Chips, später auch embedded RAM (eRAM) und eventuell zusätzliche Cache-Dies. Sogar L2-Caches könnten aus den Compute Dies in extra Chiplets verschwinden – steigende Kontaktdichten machen es möglich.
Durch die zusätzlichen Speicher-Chiplets – ab etwa 2038 könnten sogar eRAM-Chiplets gestapelt werden – soll die Speicherdichte steigen. Der dafür genutzte SRAM schrumpft kaum noch, durch mehr Chiplets soll die Speicherdichte von aktuell etwa 40 MBit/mm2 auf 300 MBit/mm2 steigen, die Bandbreite in Bezug auf die Fläche sogar um den Faktor 200 wachsen.
Ab den für 2041 erwarteten 2-Ångström-Prozessen geht Imec dann von der Nutzung von 2D-Materialien aus. Die aussichtsreichsten Materialien sind aktuell Molybdän(IV)-sulfid (MoS2) und Wolframdiselenid (WSe2) oder Wolfram(IV)-sulfid (WS2) für N- und P-Kanal. Arbeiten hierzu haben Forscher von ASML, Imec und TSMC jüngst publiziert(öffnet im neuen Fenster). 2D-Materialien ermöglichen kürzere Transistorkanäle und damit kompaktere Standardzellen, zudem können sie mit niedrigeren Spannungen angesteuert werden.
Der letzte Punkt ist allerdings mit Fragezeichen versehen – und auch die anderen Prognosen sind selbstverständlich ein Blick in die Glaskugel, wenngleich ein informierter. Dass die Halbleiterhersteller zu anderen Schlüssen kommen können, zeigen die Forksheet-Transistoren – und dass TSMC auch bei 1,2 nm noch mit Low-NA-Belichtern auskommen will, obwohl Imec bereits bei 1,4 nm High-NA erwartet.
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