Halbleiterfertigung: IBM stapelt für 7-Ångström-Prozess Transistoren
Dass Transistoren künftig gestapelt werden müssen, um die Integrationsdichte von Halbleitern zu steigern, ist seit Jahren Konsens in der Halbleiterbranche. Selbst mit Gate-all-around-Mosfets (Gaafets) werden die Strukturen zunehmend so klein, dass sie im Bereich weniger Atome liegen. IBMs Halbleiterforschungsabteilung hat den ersten industrialisierbaren Fertigungsprozess mit gestapelten Transistoren vorgestellt(öffnet im neuen Fenster).
Zwar ist der Konzern bereits vor Jahren aus dem Fab-Geschäft ausgestiegen und will bei Quantenprozessoren wieder einsteigen, es wird aber weiterhin aktiv geforscht. IBMs 2-nm-Prozess etwa nutzt der japanische Auftragsfertiger Rapidus. Den Prozess mit gestapelten, als CFET (Combined Fet) bezeichneten Transistoren ordnet der Konzern als 0,7-nm- oder 7-Ångström-Prozess ein.
Die Fertigung der CFETs, die IBM Nanostack(öffnet im neuen Fenster) nennt, erfordert hohe Präzision, denn es werden zwei Wafer gestapelt. Das erinnert an Huaweis Logicfolding, allerdings in einer anderen Dimension: Während Logicfolding Funktionseinheiten verbindet, sind es beim Nanostack zwei Transistoren mit Größen im Nanometerbereich.
Mehr Spielraum für Optimierung
Auf einem Wafer fertigt IBM die N-, auf dem anderen die P-Kanal-Transistoren. Die werden versetzt gestapelt, um deren Verbindung zu vereinfachen.
Genutzt werden weiterhin Gaafets, IBM nutzt nach eigenen Angaben Nanosheets mit einer Dicke von nur 15 Siliziumatomen. Die Transistortypen zu trennen, hat laut IBM einen praktischen Vorteil: Es ermöglicht die Verwendung unterschiedlicher Basismaterialien. Das soll mehr Freiräume bei der Optimierung von N- und P-Kanal-Transistoren ermöglichen und damit die Grundlage für weitergehende Skalierung legen. Perspektivisch soll das Potenzial bis zum Jahr 2040 reichen.
Fertigung erfordert High-NA EUV
Damit das Stapeln der Wafer funktionsfähige Chips ergibt, ist zum einen eine präzise Ausrichtung der Wafer erforderlich. Zudem muss deren Oberfläche extrem eben sein. Auch die Leiter der ersten Metallisierungsebene (M0) müssen enger zusammenrücken.
IBM hat deren Abstand (Pitch) auf 16 nm reduziert, was High-NA-EUV-Lithografie erforderlich macht. Zusätzlich wird Backside Power Delivery (BPD) genutzt, andernfalls wäre ein noch niedrigerer M0-Pitch erforderlich.
Im Vergleich zum eigenen 2-nm-Prozess erwartet IBM einen um 70 Prozent niedrigeren Energiebedarf und 50 Prozent höhere Schaltgeschwindigkeiten. Hierfür dürften kürzere Signalwege verantwortlich sein. Deutlich weniger spektakulär fällt hingegen die Steigerung der SRAM-Dichte aus, sie soll um 40 Prozent steigen.
Das liegt einerseits daran, dass Nanostack die Transistordichte nicht verdoppelt, andererseits am Aufbau typischer SRAM-Zellen: Die bestehen aus vier N-, aber nur zwei P-Kanal-Mosfets.
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