Halbleiterfertigung: Die Technik für Prozesse unter 1 nm

Bei den Future Summits des Imec erläuterte dessen Leiter, wie Moore's Law durch neue Fertigungstechniken bis 2036 gültig bleiben soll.

Ein Bericht von Johannes Hiltscher veröffentlicht am 2. Juni 2022, 14:00 Uhr

Die Integrationsdichte von Transistoren soll dank neuer Designs weiter steigen. (Bild: Imec)

Obwohl es relativ unbekannt ist, werden am belgischen Forschungszentrum Imec viele Grundlagen für die Fertigung von Halbleitern entwickelt. Auf den Future Summits des Zentrums präsentierte neben Intel-CEO Pat Gelsinger auch Peter Wennink, CEO von ASML. Luc Van den Hove, Leiter des Imec, erläuterte in seinem Vortrag, welche Fortschritte in der Fertigung bis 2036 den Fortbestand von Moore's Law sichern sollen.

In einem Punkt waren sich die Vortragenden einig: Die Kosten für die Entwicklung neuer Fertigungstechniken zur Steigerung der Integrationsdichte werden von den einzelnen Halbleiterfertigern nicht mehr zu stemmen sein. Das Imec bietet den Rahmen für zukünftige Kooperationen, das Forschungszentrum unterhält Partnerschaften mit Fab-Betreibern wie Intel und TSMC, Maschinenherstellern wie ASML und Materialanbietern wie Applied Materials. So können einheitliche Grundlagen für Halbleiterdesigns entwickelt werden, für kommende Prozessknoten müssen mehrere Ansätze parallel verfolgt werden.

Der erste Ansatz, die Belichtungstechnik (Lithographie), war lange wichtigster Treiber bei der Verkleinerung der Transistoren und Leiter. Mit extrem ultravioletter (EUV) Belichtung lassen sich die entsprechenden Abstände (Pitches) weiter verkleinern, aber auch diese Technik kommt absehbar an ihre Grenzen. Mit einer Erhöhung der numerischen Apertur (NA) von 0,33 auf 0,55 soll der Metal Pitch, der Abstand zwischen den kleinstmöglichen Leitern, von aktuell 40 nm auf bis zu 12 nm schrumpfen. Peter Wennink deutete auch an, dass ASML bereits an einem Nachfolger der sogenannten High-NA-EUV-Belichtung arbeite.

Kleinere Strukturen, größere Maschinen

Die neuen Belichtungsmethoden führen allerdings zu immer größeren, aufwendigeren und teureren Maschinen. Auch deren Entwicklung dauert länger, an der EUV-Belichtung arbeitete ASML laut Wennink zwanzig Jahre. Um auf zeitaufwendige und fehleranfälligere Mehrfachbelichtung verzichten zu können, muss es bei High-NA-EUV schneller gehen.

Denn spätestens ab dem 14-Angström-Knoten (14 Å = 1,4 nm) kommt auch EUV an seine Grenzen. Um die neuen Maschinen schnell einsatzreif zu bekommen, wird ASML die ersten Prototypen mit dem Imec betreiben. So sollen sie für alle Kunden verfügbar sein, gemeinsam soll an der Serienreife gearbeitet werden. Geplant ist, dass der erste Prototyp eines High-NA-EUV-Belichters 2023 in Betrieb geht und Chips 2026 serienmäßig mit High-NA-EUV gefertigt werden. Bei EUV hatte dies noch fast zehn Jahre gedauert, auch hier bekam das Imec den ersten Prototyp. Der enge Zeitplan erfordert laut Wennink großes Vertrauen der Kunden - das aber ist vorhanden, Intel hat bereits die ersten Bestellungen aufgegeben.

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Bei EUV-Belichtung dauerte es fast zehn Jahre vom ersten Prototypen bis zur Serienreife, bei High-NA-EUV soll das in drei Jahren gelingen. (Bild: Imec)

Der Strom kommt auf die Rückseite

Eine weitere Veränderung, mit der die Packungsdichte der Transistoren erhöht werden soll, ist sogenannte Backside Power Distribution. Dabei werden die Leiter für die Spannungsversorgung auf die Rückseite des Halbleiters verlagert. Aktuell liegen sie über den Leitern, welche die Transistoren verbinden (Interconnect). Werden sie verlagert, können die Transistoren enger zusammenrücken, da die Kontaktierungen für die Spannungsversorgung nicht mehr durch das Interconnect erfolgen müssen. Auch die Leiterplanung wird so einfacher.

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Querschnitt durch einen vom Imec gefertigten Chip mit Backside Power Distribution. Oben das Interconnect, unten die Spannungsversorgung (Bild: Imec)

Intel will diesen Ansatz unter dem Namen Powervias ab dem 20Å-Prozess nutzen. Hierfür werden laut Luc Van den Hove zuerst Leiter im Silizium (Buried Power Rail) hergestellt, bevor die Transistoren gefertigt werden. Anschließend wird der Wafer abgeschliffen (Thinning), dann durchkontaktiert (Vias) und am Ende die Leiterstruktur für die Spannungsversorgung hergestellt. Die Komplexität des Gesamtprozesses steigt also deutlich. Strukturelle Änderungen werden auch die Transistoren erfahren, die ganz neue Formen annehmen.