Halbleiterfertigung: Die Technik für Prozesse unter 1 nm
Obwohl es relativ unbekannt ist, werden am belgischen Forschungszentrum Imec viele Grundlagen für die Fertigung von Halbleitern entwickelt. Auf den Future Summits(öffnet im neuen Fenster) des Zentrums präsentierte neben Intel-CEO Pat Gelsinger auch Peter Wennink, CEO von ASML. Luc Van den Hove, Leiter des Imec, erläuterte in seinem Vortrag, welche Fortschritte in der Fertigung bis 2036 den Fortbestand von Moore's Law sichern sollen.
In einem Punkt waren sich die Vortragenden einig: Die Kosten für die Entwicklung neuer Fertigungstechniken zur Steigerung der Integrationsdichte werden von den einzelnen Halbleiterfertigern nicht mehr zu stemmen sein. Das Imec bietet den Rahmen für zukünftige Kooperationen, das Forschungszentrum unterhält Partnerschaften mit Fab-Betreibern wie Intel und TSMC, Maschinenherstellern wie ASML und Materialanbietern wie Applied Materials. So können einheitliche Grundlagen für Halbleiterdesigns entwickelt werden, für kommende Prozessknoten müssen mehrere Ansätze parallel verfolgt werden.
Der erste Ansatz, die Belichtungstechnik (Lithographie), war lange wichtigster Treiber bei der Verkleinerung der Transistoren und Leiter. Mit extrem ultravioletter (EUV) Belichtung lassen sich die entsprechenden Abstände (Pitches) weiter verkleinern, aber auch diese Technik kommt absehbar an ihre Grenzen. Mit einer Erhöhung der numerischen Apertur (NA) von 0,33 auf 0,55 soll der Metal Pitch, der Abstand zwischen den kleinstmöglichen Leitern, von aktuell 40 nm auf bis zu 12 nm schrumpfen. Peter Wennink deutete auch an, dass ASML bereits an einem Nachfolger der sogenannten High-NA-EUV-Belichtung arbeite.
Kleinere Strukturen, größere Maschinen
Die neuen Belichtungsmethoden führen allerdings zu immer größeren, aufwendigeren und teureren Maschinen. Auch deren Entwicklung dauert länger , an der EUV-Belichtung arbeitete ASML laut Wennink zwanzig Jahre. Um auf zeitaufwendige und fehleranfälligere Mehrfachbelichtung verzichten zu können, muss es bei High-NA-EUV schneller gehen.
Denn spätestens ab dem 14-Angström-Knoten (14 Å = 1,4 nm) kommt auch EUV an seine Grenzen. Um die neuen Maschinen schnell einsatzreif zu bekommen, wird ASML die ersten Prototypen mit dem Imec betreiben. So sollen sie für alle Kunden verfügbar sein, gemeinsam soll an der Serienreife gearbeitet werden. Geplant ist, dass der erste Prototyp eines High-NA-EUV-Belichters 2023 in Betrieb geht und Chips 2026 serienmäßig mit High-NA-EUV gefertigt werden. Bei EUV hatte dies noch fast zehn Jahre gedauert, auch hier bekam das Imec den ersten Prototyp. Der enge Zeitplan erfordert laut Wennink großes Vertrauen der Kunden – das aber ist vorhanden, Intel hat bereits die ersten Bestellungen aufgegeben .
Der Strom kommt auf die Rückseite
Eine weitere Veränderung, mit der die Packungsdichte der Transistoren erhöht werden soll, ist sogenannte Backside Power Distribution. Dabei werden die Leiter für die Spannungsversorgung auf die Rückseite des Halbleiters verlagert. Aktuell liegen sie über den Leitern, welche die Transistoren verbinden (Interconnect). Werden sie verlagert, können die Transistoren enger zusammenrücken, da die Kontaktierungen für die Spannungsversorgung nicht mehr durch das Interconnect erfolgen müssen. Auch die Leiterplanung wird so einfacher.
Intel will diesen Ansatz unter dem Namen Powervias ab dem 20Å-Prozess nutzen. Hierfür werden laut Luc Van den Hove zuerst Leiter im Silizium (Buried Power Rail) hergestellt, bevor die Transistoren gefertigt werden. Anschließend wird der Wafer abgeschliffen (Thinning), dann durchkontaktiert (Vias) und am Ende die Leiterstruktur für die Spannungsversorgung hergestellt. Die Komplexität des Gesamtprozesses steigt also deutlich. Strukturelle Änderungen werden auch die Transistoren erfahren, die ganz neue Formen annehmen.
Neue Designs für kleinere Transistoren
Wenn die Transistoren mit klassischem Design nicht kleiner zu bekommen sind, müssen neue Formen her. Nur so lässt sich das Versprechen steigender Integrationsdichte einhalten. Dieses wird über die kontinuierlich weiter sinkenden Nanometer- und Angström-Zahlen ausgedrückt, mit denen die Prozessknoten weiterhin benannt werden.
Auf die seit Jahren etablierten FinFets folgen sogenannte Gate-All-Around-Fets (GAA). Hierbei ist der schaltbare Kanal des Transistors vollständig vom schaltenden Gate umgeben. Zudem werden mehrere Lagen sogenannter Nanosheets – extrem dünner Siliziumflächen – gestapelt. Dadurch werden quasi die nebeneinander angeordneten Finger eines FinFet übereinandergelegt(öffnet im neuen Fenster) .
Durch die architektonische Veränderung sinkt nicht nur die für einen Transistor benötigte Fläche. Zudem kann die Breite der Nanosheets an die jeweiligen Anforderungen angepasst werden, was bei FinFets nicht möglich ist. Das erlaubt weitere Optimierungen, die die Integration zusätzlich erhöhen können. Samsung will als erster Fertiger GAA-Fets noch 2022 in Serie fertigen .
Mehr Möglichkeiten dank 3D
Anschließend sollen zwei bislang getrennte Transistoren zusammenwachsen. Logikgatter werden mit komplementären Transistoren (Complementary Metal Oxide Transistor, CMOS) gefertigt, bestehen also immer aus einem p- und n-Kanal-Baustein. Das vom Imec entwickelte Forksheet-Design(öffnet im neuen Fenster) platziert die beiden Transistoren direkt nebeneinander, getrennt nur durch eine schmale Siliziumwand. Die für ein Gatter benötigte Fläche sinkt.
Außerdem kommen Forksheet-Designs mit weniger Leiterebenen aus, da die Transistoren mit weniger Aufwand kontaktiert werden können. Hierdurch kann der steigende Fertigungsaufwand für die Transistoren zumindest teilweise kompensiert werden. Bei den Forksheet-Fets liegen p- und n-Kanal-Transistor noch nebeneinander, getrennt durch eine isolierende Wand.
Im nächsten Schritt sollen sie, wie bei GAA der Kanal, übereinander gestapelt werden. Das würde ihre Fläche noch einmal reduzieren. Das Imec plant mit diesen Combined Fet (CFet)(öffnet im neuen Fenster) genannten Strukturen allerdings erst für 2032. Die jeweiligen Designs sieht Luc Van den Hove jeweils über mehrere Prozessknoten im Einsatz, da Optimierungen in der Fertigung ebenfalls die Integrationsdichte erhöhen.
Neue Materialien und Chip-Stacking
Durch die Kombination von Transistordesign, Backside Power Distribution und High-NA-EUV-Belichtung soll die Packungsdichte von Chips bis 2034 wie gewohnt weiter steigen. Dabei wird auch die Materialwissenschaft einen entscheidenden Beitrag liefern. Denn die neuen Transistorstrukturen bringen neue Herausforderungen mit sich.
Die CFets erfordern laut ersten Untersuchungen des Imec(öffnet im neuen Fenster) neue Materialien zur Kontaktierung des Kanals. Ruthenium verspricht geringere Leckströme, die durch die langen Vias zum Problem werden. Nach 2034 werden neue Materialien erforderlich, um für 2Å-Prozesse die Höhe des Kanals bis auf eine Atomlage reduzieren zu können. Hier hat das Imec bereits mit Wolfram(IV)-sulfid(öffnet im neuen Fenster) , einem Kandidaten für ein solches 2D-Material, Erfahrungen im normalen Produktionsprozess gesammelt(öffnet im neuen Fenster) .
Als weitere wichtige Entwicklung nannte Van den Hove noch das Stacking einzelner Dies sowie die Nutzung von Silizium-Interposern. Hierbei bezieht er sich sowohl auf 3D- als auch auf 2,5D-Stacking, die zukünftig kombiniert angewendet werden könnten – Intel plant solche Packages . Beim 3D-Stacking werden mehrere Dies übereinander gestapelt. Beim 2,5D-Stacking hingegen werden sie nebeneinander auf einen Interposer, eine spezielle Platine oder einen Siliziumschaltkreis, montiert.
Aktive Interposer für mehr Leistung
Silizium-Interposer können durch integrierte aktive Schaltungen die Flexibilität(öffnet im neuen Fenster) noch einmal deutlich erhöhen. Sie können weitere Schaltungen aufnehmen und so externe Komponenten überflüssig machen, was kleinere, leistungsfähigere und effizientere Systeme ermöglicht.
Durch das Stacking steigt zwar nicht die Integrationsdichte, die einzelnen Teilsysteme können aber mit mehr Leitungen verbunden und diese mit höheren Taktraten betrieben werden. So können beispielsweise Speicher oder optische Wandler zur Datenübertragung mit größerer Bandbreite an einen Prozessor angebunden werden.
Zuletzt wies Van den Hove auf die wachsende Bedeutung neuer Architekturen, beispielsweise neuromorpher Computer , hin. Diese versprächen für ihre jeweiligen Nischen deutliche Leistungssteigerungen. Der Fahrplan für kommende Halbleiterfertigungsprozesse ist ambitioniert – uns und den Ingenieuren und Wissenschaftlern steht also ein spannendes Jahrzehnt bevor.