Neue Designs für kleinere Transistoren

Wenn die Transistoren mit klassischem Design nicht kleiner zu bekommen sind, müssen neue Formen her. Nur so lässt sich das Versprechen steigender Integrationsdichte einhalten. Dieses wird über die kontinuierlich weiter sinkenden Nanometer- und Angström-Zahlen ausgedrückt, mit denen die Prozessknoten weiterhin benannt werden.

Auf die seit Jahren etablierten FinFets folgen sogenannte Gate-All-Around-Fets (GAA). Hierbei ist der schaltbare Kanal des Transistors vollständig vom schaltenden Gate umgeben. Zudem werden mehrere Lagen sogenannter Nanosheets - extrem dünner Siliziumflächen - gestapelt. Dadurch werden quasi die nebeneinander angeordneten Finger eines FinFet übereinandergelegt.

Durch die architektonische Veränderung sinkt nicht nur die für einen Transistor benötigte Fläche. Zudem kann die Breite der Nanosheets an die jeweiligen Anforderungen angepasst werden, was bei FinFets nicht möglich ist. Das erlaubt weitere Optimierungen, die die Integration zusätzlich erhöhen können. Samsung will als erster Fertiger GAA-Fets noch 2022 in Serie fertigen.

Mehr Möglichkeiten dank 3D

Anschließend sollen zwei bislang getrennte Transistoren zusammenwachsen. Logikgatter werden mit komplementären Transistoren (Complementary Metal Oxide Transistor, CMOS) gefertigt, bestehen also immer aus einem p- und n-Kanal-Baustein. Das vom Imec entwickelte Forksheet-Design platziert die beiden Transistoren direkt nebeneinander, getrennt nur durch eine schmale Siliziumwand. Die für ein Gatter benötigte Fläche sinkt.

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So erwartet das Imec die Entwicklung der Prozessknoten in der Halbleiterfertigung. Neue Transistordesigns, Leiteranordnungen und High-NA-Belichtung sichern die Steigerung der Integrationsdichte über zehn Jahre, danach sind neue Materialien nötig. (Bild: Imec)

Außerdem kommen Forksheet-Designs mit weniger Leiterebenen aus, da die Transistoren mit weniger Aufwand kontaktiert werden können. Hierdurch kann der steigende Fertigungsaufwand für die Transistoren zumindest teilweise kompensiert werden. Bei den Forksheet-Fets liegen p- und n-Kanal-Transistor noch nebeneinander, getrennt durch eine isolierende Wand.

Im nächsten Schritt sollen sie, wie bei GAA der Kanal, übereinander gestapelt werden. Das würde ihre Fläche noch einmal reduzieren. Das Imec plant mit diesen Combined Fet (CFet) genannten Strukturen allerdings erst für 2032. Die jeweiligen Designs sieht Luc Van den Hove jeweils über mehrere Prozessknoten im Einsatz, da Optimierungen in der Fertigung ebenfalls die Integrationsdichte erhöhen.

Neue Materialien und Chip-Stacking

Durch die Kombination von Transistordesign, Backside Power Distribution und High-NA-EUV-Belichtung soll die Packungsdichte von Chips bis 2034 wie gewohnt weiter steigen. Dabei wird auch die Materialwissenschaft einen entscheidenden Beitrag liefern. Denn die neuen Transistorstrukturen bringen neue Herausforderungen mit sich.

Die CFets erfordern laut ersten Untersuchungen des Imec neue Materialien zur Kontaktierung des Kanals. Ruthenium verspricht geringere Leckströme, die durch die langen Vias zum Problem werden. Nach 2034 werden neue Materialien erforderlich, um für 2Å-Prozesse die Höhe des Kanals bis auf eine Atomlage reduzieren zu können. Hier hat das Imec bereits mit Wolfram(IV)-sulfid, einem Kandidaten für ein solches 2D-Material, Erfahrungen im normalen Produktionsprozess gesammelt.

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Schnitt durch einen vom Imec gefertigten Transistor mit lediglich einer Atomlage hohem Kanal. Neben Wolfram(IV)-sulfid für den Kanal wurde Hafnium(IV)-oxid als Isolator zwischen Gate-Elektrode und Kanal genutzt. (Bild: Imec)

Als weitere wichtige Entwicklung nannte Van den Hove noch das Stacking einzelner Dies sowie die Nutzung von Silizium-Interposern. Hierbei bezieht er sich sowohl auf 3D- als auch auf 2,5D-Stacking, die zukünftig kombiniert angewendet werden könnten - Intel plant solche Packages. Beim 3D-Stacking werden mehrere Dies übereinander gestapelt. Beim 2,5D-Stacking hingegen werden sie nebeneinander auf einen Interposer, eine spezielle Platine oder einen Siliziumschaltkreis, montiert.

Aktive Interposer für mehr Leistung

Silizium-Interposer können durch integrierte aktive Schaltungen die Flexibilität noch einmal deutlich erhöhen. Sie können weitere Schaltungen aufnehmen und so externe Komponenten überflüssig machen, was kleinere, leistungsfähigere und effizientere Systeme ermöglicht.

Durch das Stacking steigt zwar nicht die Integrationsdichte, die einzelnen Teilsysteme können aber mit mehr Leitungen verbunden und diese mit höheren Taktraten betrieben werden. So können beispielsweise Speicher oder optische Wandler zur Datenübertragung mit größerer Bandbreite an einen Prozessor angebunden werden.

Zuletzt wies Van den Hove auf die wachsende Bedeutung neuer Architekturen, beispielsweise neuromorpher Computer, hin. Diese versprächen für ihre jeweiligen Nischen deutliche Leistungssteigerungen. Der Fahrplan für kommende Halbleiterfertigungsprozesse ist ambitioniert - uns und den Ingenieuren und Wissenschaftlern steht also ein spannendes Jahrzehnt bevor.