Halbleiterfertigung bei TSMC: Wie Moore's Law künftig weiterleben soll
In Amsterdam hat der weltgrößte Chip-Fertiger seinen europäischen Kunden den Zeitplan für neue Fertigungsprozesse sowie deren technische Details vorgestellt. Bei den Zeitplänen für die geplanten Nodes gab es keine Änderungen, und zu den Plänen über 2025 hinaus – dann will TSMC den N2-Prozess in die Serienfertigung bringen – gab es keine weiteren Informationen.
TSMC benennt seine Fertigungsprozesse in Anlehnung an die alten Nanometer-Angaben – obwohl die realen Transistoren wesentlich größer sind. N2 bezieht sich rein auf die Integrationsdichte. Die hängt auch vom Aufbau der Transistoren ab, weshalb der, so betonte CEO C. C. Wei, in Zukunft noch bedeutender werde. Gleiches gelte für die Packaging-Technologie zur Integration mehrerer Dies. Beides zusammen soll Moore's Law noch mehrere Jahre am Leben halten.
Noch 2022 beginnt die Fertigung im neuen N3- sowie N4X-Prozess. Während N3 eine Neuentwicklung ist, handelt es sich bei N4X um eine Weiterentwicklung von N5 – TSMC überbrückt damit die Zeit zwischen zwei neuen Knoten. Für Logik und SRAM startet die Serienfertigung im laufenden zweiten Quartal. Ab dem dritten sollen alle anderen Funktionsblöcke wie PCIe, die Kunden als IP-Cores erwerben können, verfügbar sein.
Zertifiziert sicheres Silizium
Für den Automobilsektor hat TSMC zudem den N5A-Prozess entwickelt. Dieser soll nach dem sogenannten Automotive Safety Integrity Level D(öffnet im neuen Fenster) (ASIL D) zertifiziert werden. Mit dem N5A-Prozess gefertigte Chips sind besonders ausfallsicher – eine Voraussetzung für autonome Fahrzeuge . N5A soll ab dem dritten Quartal 2022 verfügbar sein, Kurt Sievers, CEO von NXP, kündigte auf dem Symposium mit dem S32D den ersten damit gefertigten Chip an.
N3E mit drei verschiedenen Transistor-Designs
Zu N3 gab es zwar nichts Neues zu hören, seine Weiterentwicklung N3E bringt allerdings eine interessante Neuerung. TSMC wird hier nämlich drei verschiedene Transistordesigns anbieten. Damit können verschiedene Teile eines Chips auf unterschiedliche Ziele optimiert werden. So können leistungsfähige und effiziente Rechenkerne weiter differenziert werden.
Die leistungsfähigen Kerne legen besonders bei der Schaltgeschwindigkeit zu: TSMC verspricht ein Plus von 33 Prozent gegenüber N5. Effiziente Kerne benötigen weniger Fläche – gegenüber N5 schrumpfen sie auf 64 Prozent – und deutlich weniger Energie, 30 Prozent weniger als bei Fertigung mit N5.
TSMC bezeichnet das als Finflex, denn die Anpassung erfolgt über die Anzahl der Gate-Fins pro Transistor. Die Bandbreite geht von einem bis drei Fins, was als Multi-Finfet(öffnet im neuen Fenster) bezeichnet wird und das Schalten größerer Ströme ermöglicht.
| Geschwindigkeit | Leistungsaufnahme | Dichte | |
|---|---|---|---|
| N5 vs N7 | plus 15 % | minus 30 % | 1,80x |
| N5P vs N7 | plus 20 % | minus 40 % | 1,80x |
| N5P vs N5 | plus 5 % | minus 10 % | (?) |
| N4 vs N5 | (?) | (?) | 1,06x |
| N4P vs N5 | plus 11 % | minus 22 % | 1,06x |
| N4X vs N5 | plus 15 % | minus 21 % | 1,06x |
| N4X vs N4 | plus 6 % | (?) | (?) |
| N3B vs N5 | plus 10 - 15 % | minus 25 - 30 % | 1,60x |
| N3E (2-1) vs N5 (2 Fin) | plus 11 % | minus 30 % | 1,56x |
| N3E (2-2) vs N5 (2 Fin) | plus 23 % | minus 22 % | 1,39x |
| N3E (3-2) vs N5 (2 Fin) | plus 33 % | minus 12 % | 1,18x |
| N2 vs N3E | plus 10 - 15 % | minus 25 - 30 % | 1,10x |
Mehr Fins gleich schnellerer Transistor
Das schnellste und das effizienteste Design nutzen zudem asymmetrische 3-2 und 2-1 Konfigurationen. Logikgatter und SRAM bestehen bei CMOS-Technik aus einem lochleitenden (p-Kanal) und einem elektronenleitenden (n-Kanal) Transistor. Die höhere Leitfähigkeit des n-Kanals wird durch mehr Fins für den p-Kanal kompensiert. In der goldenen Mitte zwischen Effizienz und Leistung gibt es noch das symmetrische 2-2 Fin-Design.
Die drei verschiedenen Transistordesigns sollen für TSMCs Kunden keinen zusätzlichen Aufwand bedeuten: Durch Kooperation mit Herstellern von Designsoftware habe man diese transparent integriert, Kunden müssten lediglich die gewünschte Fin-Konfiguration auswählen.
Bei Testchips erreicht man laut Kevin Zhang, Senior Vice President Business Development, bereits eine Ausbeute (Yield) von über 85 Prozent bei Logik und SRAM. Starten soll N3E ab dem dritten Quartal 2023 mit Basiskomponenten, also Logik, SRAM und Oszillatoren. Wie bei N4X sollen ein Quartal später auch IP-Cores verfügbar sein.
Noch am weitesten in der Zukunft liegt der N2-Prozess, zu dem ein paar Details zu erfahren waren.
Details zu N2, 28-nm-Kapazität wird ausgebaut
Zum für 2025 geplanten N2-Prozess wurde bereits bekannt, dass TSMC unter der Bezeichnung Nanosheets erstmals Gate-All-Around-Transistoren nutzen will. Da im Vergleich zu Finfets die Kontaktfläche zwischen dem leitenden Kanal und dem schaltenden Gate größer ist, können die Transistoren mit gleicher Spannung einen höheren Strom schalten. Zudem benötigen die Transistoren weniger Fläche, weil die einzelnen Gates übereinander gestapelt werden.
Aufgrund der vergrößerten Gate-Fläche lassen sich damit gefertigte Chips durch Senken der Spannung mit 25 bis 30 Prozent weniger Leistung betreiben. Alternativ können sie bei gleicher Spannung verglichen mit einem N3E-Chip um 10 bis 15 Prozent höher takten, die Integrationsdichte soll um zehn Prozent steigen. Hierbei wird ein Chip zugrunde gelegt, der aus 50 Prozent Logik, 30 Prozent SRAM und 20 Prozent analogen Schaltungen besteht. Zudem will TSMC Backside Power Delivery nutzen, also ein getrenntes Routing der Leiter für Signale und Spannungsversorgung. Die Spannungsversorgung wird dabei auf die Rückseite des Wafers verlegt.
Allerdings stellte Kevin Zhang auf Nachfrage klar, dass dies aufgrund des Aufwands als Weiterentwicklung geplant sei, also nicht von Anfang an genutzt werde. Bereits durch die gestapelten Nanosheets steigt bei N2 der Fertigungsaufwand. Laut Zhang wird allerdings die Anzahl an Prozessschritten nur moderat wachsen.
Er bekräftigte zudem auf Nachfrage, dass TSMC bei N2 ohne High-NA-EUV-Belichtung auskommen wolle. Sie soll ab 2024 eingeführt, allerdings schrittweise in den Fertigungsprozess integriert werden.
Auch alte Prozesse werden weiterentwickelt
TSMC investiert allerdings nicht nur in die modernsten Prozesse. Bis 2025 soll die Produktionskapazität im 28-nm-Prozess um 50 Prozent steigen. CEO Wei nennt dies eine Neuerung, zuvor habe man in ausgereifte Prozesse (Mature Nodes) nicht weiter investiert. Der Grund dafür ist laut TSMC das mittlerweile deutlich breitere Kundenspektrum. Bis 2020 waren etwa zwei Drittel der jährlichen Tapeouts Smartphone-SoCs, die mit den modernsten Prozessen gefertigt werden. Mittlerweile ist der Anteil anwendungsspezifischer Halbleiter (Specialty ICs) gewachsen – neben CPUs und Netzwerk-Chips.
Mit den Specialty ICs zielt TSMC besonders auf die Automobilindustrie, deren Bedarf an Halbleitern stetig wächst. Das war auch daran zu erkennen, dass auch Herbert Diess, Vorstandsvorsitzender von Volkswagen, eine Keynote hielt. Neben Mikrokontrollern steigt in der Autobranche der Bedarf beispielsweise an Sensoren und Spannungsreglern (Power Management ICs). Alle diese Chips werden aktuell teils noch mit deutlich älteren Prozessen gefertigt. Kevin Zhang sagte, die Ausweitung der 28-nm-Produktion solle deren Hersteller zum Umstieg auf neuere Prozesse motivieren. Das bedeute zwar eine Anpassung bestehender Designs, was sich allerdings durch geringere Produktionskosten rechne.
Prozesse für Funk und sparsame Chips
Ebenfalls in den Bereich Specialty ICs fallen Funkchips. Dafür stellte TSMC bereits im vergangenen Jahr den N6RF-Prozess (für Radio Frequency) vor. Halbleiter für Funksignale, beispielsweise 5G-Modems, enthalten viele analoge Komponenten. Die haben andere Voraussetzungen, der Prozess ist mittlerweile einsatzbereit. Verglichen mit dem Vorgänger N16RF sollen die Chips um 55 Prozent kleiner sein und 49 Prozent weniger Energie benötigen.
Auch eine Weiterentwicklung des N12-Prozesses für besonders sparsame Chips namens N12e ist mittlerweile einsatzbereit. Die Transistoren schalten hier mit geringerer Gate-Spannung. Mit N6e, einer ähnlichen Weiterentwicklung des N7-Prozesses, wird aktuell bereits ein Nachfolger entwickelt. Gegenüber N12e soll N6e die Integrationsdichte von Logikgattern um den Faktor drei steigern. Die e-Prozesse sind beispielsweise fürs Edge Computing gedacht.
Neben Finflex lag der Schwerpunkt des Symposiums auf Verfahren zur Kombination mehrerer Halbleiter-Dies auf einem Träger.
Interposer und Substrate
Beim Packaging geht es darum, das Silizium-Die so zu verpacken, dass es auf eine Platine gesetzt werden kann. Normalerweise wird es dazu auf eine eigene kleine Platine, das Substrat, aufgelötet oder in ein Kunststoffgehäuse mit Metallkontakten vergossen. Auf einem Substrat können mehrere Dies verlötet werden, wie es AMD bei den Ryzen- und Epyc-Prozessoren tut.
Das hat mehrere Vorteile: Die einzelnen Dies werden kleiner, was die Ausbeute erhöht, zudem können verschiedene Fertigungsprozesse kombiniert werden. AMD lässt Compute- und IO-Dies in unterschiedlichen Prozessen fertigen . Die klassischen Substrate haben aber auch Nachteile, es lassen sich auf gleicher Fläche weniger Leitungen herstellen als in Silizium. Zudem sind im Chip höhere Signalraten möglich. Beides zusammen reduziert die Kommunikationsbandbreite zwischen einzelnen Dies.
Besonders leistungsfähige Prozessoren, beispielsweise Nvidias Hopper H100 , nutzen deshalb seit Jahren Silizium-Interposer. Dabei handelt es sich um besonders große Chips, die lediglich Leitungen für Signale und Spannungsversorgung enthalten. Der Interposer wird auf ein Substrat aufgelötet. Bei TSMC heißt das Chip on Wafer on Substrate (Cowos) .
Zu teuer für den Massenmarkt
Mit Silizium-Interposern sind zwar sehr hohe Datenraten zwischen den einzelnen Dies möglich, aufgrund ihrer Fläche sind sie allerdings sehr teuer. Eine Alternative ist das Stapeln von Dies (3D Stacking), wie AMD es bei seinen CPUs mit 3D V-Cache macht. Die Verbindungen zwischen den beiden Chips können über 200-mal dichter gepackt werden als bei Montage auf einem Substrat. Besonders leistungsfähige Prozessoren sollen allerdings oft auch besonders groß sein, um die Signalpfade zwischen einzelnen Chips möglichst kurz zu halten.
Die Größe der Maske zur Belichtung während der Fertigung ist allerdings begrenzt – das sogenannte Reticle Limit, es beträgt 858 mm 2 . Praktisch müssen besonders große Prozessoren, beispielsweise Beschleuniger für Hochleistungsrechner oder KI-Anwendungen, also aus mehreren Dies zusammengesetzt werden. Anstelle des teuren Silizium-Interposers können auch sogenannte Redistribution Layers (RDL) – quasi ein zweites Substrat – verwendet werden. Sie werden aus Kunstharzfolien (Build-up Films) aufgebaut und ermöglichen sehr feine Leiter mit geringem Abstand. Für das Cowos-R Packaging können Leiter bis zu zwei Mikrometer schmal sein, ihr Mindestabstand ist ebenso klein.
Noch 2022 sollen Redistribution Layers mit sechs Leiterebenen und einer Größe von 3,3 Reticles verfügbar sein. Ab 2023 soll Cowos-L den geringeren Preis der organischen Substrate mit den Geschwindigkeitsvorteilen eines Silizium-Interposers zusammenbringen. Dazu werden in das RDL kleine Silizium-Chips eingebaut, die zwei auf dem RDL montierte Dies verbinden. Damit wird wesentlich weniger Silizium benötigt als bei einem Interposer, zudem müssen die Verbindungen zum Substrat nicht mit Through Silicon Vias (TSVs) hergestellt werden. Anfangs soll das doppelte Reticle Limit möglich sein, ab 2024 gar das Vierfache.
Ähnliche Techniken kommen unter dem Namen Integrated Fan-out auch für kleinere Chips zum Einsatz, außerdem werden ganze Wafer gestapelt.
Integriertes Fan-out und Wafer-Stapel
Eine weitere Form des Redistribution Layers trägt den Namen Integrated Fan-out. Hierbei wird das RDL direkt auf dem Die hergestellt statt separat produziert und danach verlötet zu werden. TSMC bietet bis zu fünf Leiterebenen mit zwei Mikrometern Leiterbreite und Mindestabstand an. Aktuell liegt die maximale Größe bei 2,5 Reticles.
Integrated Fan-out kann mit verschiedenen anderen Prozessen – 3D-Stacking, 2D-Stacking, also der Anordnung mehrerer Chips nebeneinander, oder Package-on-Package (PoP) kombiniert werden. Bei PoP wird ein zweites Package, meist (LP)DDR-Speicher, auf ein anderes aufgelötet. Neu ist, dass TSMC PoP-Module nicht mehr komplett fertigt, sondern nur die Basis liefert, auf die Kunden selbst das zweite Package auflöten. Das ermöglicht mehr Flexibilität, beispielsweise können je nach Nachfrage Speicherchips aufgelötet werden.
Insgesamt ist das Packaging-Angebot deutlich breiter geworden, da diverse Kombinationen zur Auswahl stehen. Um die vielen Packaging-Möglichkeiten anbieten zu können hat TSMC eine neue Fabrik im taiwanesischen Zhunan(öffnet im neuen Fenster) gebaut, die 2022 die Produktion aufnehmen soll. Daneben betreibt das Unternehmen bereits vier sogenannte Backend Fabs. Nur kurz erwähnt wurde das Wafer-on-Wafer Stacking, bei dem ganze Wafer miteinander verbunden werden.
Graphcore nutzt Wafer-on-Wafer für KI-Beschleunigung
Seitens TSMC ging nur CEO Wei kurz auf die Vorteile von Wafer-on-Wafer-Packaging ein. Die Verbindung von zwei kompletten Wafern vor der weiteren Verarbeitung, also dem Trennen in einzelne Dies, Test und Kontaktierung, reduziert den Aufwand. Graphcore war mit seinem Bow-2000 der erste Testkunde. Der Chip kombiniert Graphcores bestehenden Colossus-Chip mit einem Die für die Spannungsversorgung.
Damit konnte Graphcore den Chip höher takten, wodurch die Rechenleistung um 39 Prozent stieg, bei gleichzeitig 16 Prozent geringerer Leistungsaufnahme. Im Gespräch erläuterte ein Ingenieur des britischen Unternehmens einige Details. So sei das sogenannte Wafer-to-Wafer Bonding(öffnet im neuen Fenster) bei Sensoren ein etablierter Prozess in der Halbleiterfertigung. Bei Logik ergäben sich allerdings besondere Herausforderungen, da im Falle eines Defekts der komplette zusammengesetzte Chip unbrauchbar werde.
Allerdings habe Graphcore im Colossus-Chip bereits Maßnahmen zum Umgang mit Defekten integriert. Im Die für die Spannungsversorgung seien zudem aufgrund gröberer Strukturen Defekte sehr unwahrscheinlich. Auch beim Verbinden treten aufgrund der relativ großen Kontaktflächen keine Probleme auf – es besteht eine gewisse Toleranz. Auf dem Bild oben ist beispielsweise erkennbar, dass die Kontaktflächen der beiden einzelnen Dies leicht versetzt sind.
Fazit: Keine Überraschungen
Mit N5A und Finflex stellte TSMC dieses Jahr nur kleinere Neuerungen vor. Das Unternehmen bleibt seinem bisherigen Kurs treu, etablierte Prozesse so weit wie möglich auszureizen. Auch wenn angedeutet wurde, auf welcher Grundlage nach dem N2-Prozess weiter skaliert werden kann, blieb man hier vage. Ein guter Anhaltspunkt für das, was noch kommen kann, ist die Roadmap des belgischen Forschungsinstituts Imec , die bis ins Jahr 2036 blickt. Dessen Ideen wie CFETs und 2D-Materialien hat auch TSMC – das zusammen mit Imec forscht – auf der Agenda. Die zurückhaltende Informationspolitik hat für TSMC zudem einen Vorteil: PR-Desaster durch das Verschieben zu ambitionierter Pläne werden so unwahrscheinlich.
Das macht die Konkurrenz
TSMCs Zeitplan deckt sich mit dem von Intel und Samsung. Auch die wollen in ähnlichen Zeiträumen zu N3 und N2 vergleichbare Prozesse einführen. Samsung will ebenfalls noch 2022 mit 3GAE starten , setzt allerdings hier bereits auf Nanosheets. Das könnte dem südkoreanischen Konzern allerdings noch auf die Füße fallen, zuletzt hatte Samsung Berichten zufolge Probleme mit der Ausbeute . Auch hat Samsung einige Kunden wie Nvidia und Qualcomm an TSMC verloren. Intel 3 soll 2023 starten , also mit leichter Verspätung. Dafür will Intel seinen mit N2 vergleichbaren 20A-Prozess bereits 2024 einführen, ebenfalls mit GAA-Transistoren. Beim Packaging nutzt beispielsweise Intel mit Foveros eine zu Cowos vergleichbare Technik.
Wer am Ende die besten Chips herstellt, hängt aber nicht allein von der Zahl im Namen ab. Die Prozesse sind zwar grob vergleichbar, wichtig ist aber auch, wie gut die einzelnen Hersteller ihre Prozesse im Griff haben. Kevin Zhang betonte, man habe aktuell die besten Fertigungsprozesse – und werde sie auch in Zukunft haben. Passend dazu lief sein Vortrag unter dem Titel Technology Leadership.
Offenlegung: Golem.de hat auf Einladung von TSMC an der Präsentation in Amsterdam teilgenommen. Die Reisekosten wurden zur Gänze von TSMC übernommen. Unsere Berichterstattung ist davon nicht beeinflusst und bleibt gewohnt neutral und kritisch. Der Artikel ist, wie alle anderen auf unserem Portal, unabhängig verfasst und unterliegt keinerlei Vorgaben Dritter; diese Offenlegung dient der Transparenz.