Halbleiterfertigung bei TSMC: Wie Moore's Law künftig weiterleben soll

Bei TSMCs 3-nm-Fertigungsprozess N3 gibt es neue Ideen. Für die Steigerung der Rechenleistung wird auch das Packaging immer bedeutender.

Ein Bericht von Johannes Hiltscher veröffentlicht am 23. Juni 2022, 9:08 Uhr

TSMC-CEO C. C. Wei bei seiner Keynote auf dem Technology Symposium 2022 (Bild: TSMC)

In Amsterdam hat der weltgrößte Chip-Fertiger seinen europäischen Kunden den Zeitplan für neue Fertigungsprozesse sowie deren technische Details vorgestellt. Bei den Zeitplänen für die geplanten Nodes gab es keine Änderungen, und zu den Plänen über 2025 hinaus - dann will TSMC den N2-Prozess in die Serienfertigung bringen - gab es keine weiteren Informationen.

TSMC benennt seine Fertigungsprozesse in Anlehnung an die alten Nanometer-Angaben - obwohl die realen Transistoren wesentlich größer sind. N2 bezieht sich rein auf die Integrationsdichte. Die hängt auch vom Aufbau der Transistoren ab, weshalb der, so betonte CEO C. C. Wei, in Zukunft noch bedeutender werde. Gleiches gelte für die Packaging-Technologie zur Integration mehrerer Dies. Beides zusammen soll Moore's Law noch mehrere Jahre am Leben halten.

Noch 2022 beginnt die Fertigung im neuen N3- sowie N4X-Prozess. Während N3 eine Neuentwicklung ist, handelt es sich bei N4X um eine Weiterentwicklung von N5 - TSMC überbrückt damit die Zeit zwischen zwei neuen Knoten. Für Logik und SRAM startet die Serienfertigung im laufenden zweiten Quartal. Ab dem dritten sollen alle anderen Funktionsblöcke wie PCIe, die Kunden als IP-Cores erwerben können, verfügbar sein.

Zertifiziert sicheres Silizium

Für den Automobilsektor hat TSMC zudem den N5A-Prozess entwickelt. Dieser soll nach dem sogenannten Automotive Safety Integrity Level D (ASIL D) zertifiziert werden. Mit dem N5A-Prozess gefertigte Chips sind besonders ausfallsicher - eine Voraussetzung für autonome Fahrzeuge. N5A soll ab dem dritten Quartal 2022 verfügbar sein, Kurt Sievers, CEO von NXP, kündigte auf dem Symposium mit dem S32D den ersten damit gefertigten Chip an.

N3E mit drei verschiedenen Transistor-Designs

Zu N3 gab es zwar nichts Neues zu hören, seine Weiterentwicklung N3E bringt allerdings eine interessante Neuerung. TSMC wird hier nämlich drei verschiedene Transistordesigns anbieten. Damit können verschiedene Teile eines Chips auf unterschiedliche Ziele optimiert werden. So können leistungsfähige und effiziente Rechenkerne weiter differenziert werden.

Die leistungsfähigen Kerne legen besonders bei der Schaltgeschwindigkeit zu: TSMC verspricht ein Plus von 33 Prozent gegenüber N5. Effiziente Kerne benötigen weniger Fläche - gegenüber N5 schrumpfen sie auf 64 Prozent - und deutlich weniger Energie, 30 Prozent weniger als bei Fertigung mit N5.

TSMC bezeichnet das als Finflex, denn die Anpassung erfolgt über die Anzahl der Gate-Fins pro Transistor. Die Bandbreite geht von einem bis drei Fins, was als Multi-Finfet bezeichnet wird und das Schalten größerer Ströme ermöglicht.

	Geschwindigkeit	Leistungsaufnahme	Dichte
N5 vs N7	plus 15%	minus 30%	1,80x
N5P vs N7	plus 20%	minus 40%	1,80x
N5P vs N5	plus 5%	minus 10%	(?)
N4 vs N5	(?)	(?)	1,06x
N4P vs N5	plus 11%	minus 22%	1,06x
N4X vs N5	plus 15%	(?)	1,06x
N4X vs N4	plus 6%	(?)	(?)
N3 vs N5	plus 18%	minus 34%	1,60x
N3E (2-1) vs N5	plus 11%	minus 30%	1,56x
N3E (2-2) vs N5	plus 23%	minus 22%	1,39x
N3E (3-2) vs N5	plus 33%	minus 12%	1,18x
N2 vs N3E	plus 10-15%	minus 25-30%	1,10x

TSMC-Verfahren im Vergleich

Mehr Fins gleich schnellerer Transistor

Das schnellste und das effizienteste Design nutzen zudem asymmetrische 3-2 und 2-1 Konfigurationen. Logikgatter und SRAM bestehen bei CMOS-Technik aus einem lochleitenden (p-Kanal) und einem elektronenleitenden (n-Kanal) Transistor. Die höhere Leitfähigkeit des n-Kanals wird durch mehr Fins für den p-Kanal kompensiert. In der goldenen Mitte zwischen Effizienz und Leistung gibt es noch das symmetrische 2-2 Fin-Design.

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Durch drei verschiedene Transistor-Designs bietet N3E einen großen Spielraum zur Optimierung von Prozessorleistung, Leistungsaufnahme und Chipfläche. (Bild: TSMC)

Die drei verschiedenen Transistordesigns sollen für TSMCs Kunden keinen zusätzlichen Aufwand bedeuten: Durch Kooperation mit Herstellern von Designsoftware habe man diese transparent integriert, Kunden müssten lediglich die gewünschte Fin-Konfiguration auswählen.

Bei Testchips erreicht man laut Kevin Zhang, Senior Vice President Business Development, bereits eine Ausbeute (Yield) von über 85 Prozent bei Logik und SRAM. Starten soll N3E ab dem dritten Quartal 2023 mit Basiskomponenten, also Logik, SRAM und Oszillatoren. Wie bei N4X sollen ein Quartal später auch IP-Cores verfügbar sein.

Noch am weitesten in der Zukunft liegt der N2-Prozess, zu dem ein paar Details zu erfahren waren.