Integriertes Fan-out und Wafer-Stapel

Eine weitere Form des Redistribution Layers trägt den Namen Integrated Fan-out. Hierbei wird das RDL direkt auf dem Die hergestellt statt separat produziert und danach verlötet zu werden. TSMC bietet bis zu fünf Leiterebenen mit zwei Mikrometern Leiterbreite und Mindestabstand an. Aktuell liegt die maximale Größe bei 2,5 Reticles.

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Integrated Fan-out kann mit verschiedenen anderen Prozessen - 3D-Stacking, 2D-Stacking, also der Anordnung mehrerer Chips nebeneinander, oder Package-on-Package (PoP) kombiniert werden. Bei PoP wird ein zweites Package, meist (LP)DDR-Speicher, auf ein anderes aufgelötet. Neu ist, dass TSMC PoP-Module nicht mehr komplett fertigt, sondern nur die Basis liefert, auf die Kunden selbst das zweite Package auflöten. Das ermöglicht mehr Flexibilität, beispielsweise können je nach Nachfrage Speicherchips aufgelötet werden.

Insgesamt ist das Packaging-Angebot deutlich breiter geworden, da diverse Kombinationen zur Auswahl stehen. Um die vielen Packaging-Möglichkeiten anbieten zu können hat TSMC eine neue Fabrik im taiwanesischen Zhunan gebaut, die 2022 die Produktion aufnehmen soll. Daneben betreibt das Unternehmen bereits vier sogenannte Backend Fabs. Nur kurz erwähnt wurde das Wafer-on-Wafer Stacking, bei dem ganze Wafer miteinander verbunden werden.

Graphcore nutzt Wafer-on-Wafer für KI-Beschleunigung

Seitens TSMC ging nur CEO Wei kurz auf die Vorteile von Wafer-on-Wafer-Packaging ein. Die Verbindung von zwei kompletten Wafern vor der weiteren Verarbeitung, also dem Trennen in einzelne Dies, Test und Kontaktierung, reduziert den Aufwand. Graphcore war mit seinem Bow-2000 der erste Testkunde. Der Chip kombiniert Graphcores bestehenden Colossus-Chip mit einem Die für die Spannungsversorgung.

  • Bei Graphcore waren mehr Details zum Wafer-on-Wafer-Stacking zu erfahren. Links ein Schnitt durch den Bow-2000 Chip, oben das Logik-Die, unten das Die für die Stromversorgung. (Bild: Golem.de/Johannes Hiltscher)
  • Beim Packaging geht der Trend zu Systemen mit vielen, teils heterogenen Chips. Die können auf Silizium-Interposern oder organischen Substraten montiert und auch noch übereinander gestapelt werden. (Bild: TSMC)
  • Durch drei verschiedene Transistor-Designs bietet N3E einen großen Spielraum zur Optimierung von Prozessorleistung, Leistungsaufnahme und Chipfläche. (Bild: TSMC)
  • Vergleich von Leistung und Leistungsaufnahme zwischen N2 und N3E (Bild: TSMC)
  • TSMCs Technologie-Roadmap bis 2025, bei N3 sind wieder Weiterentwicklungen - N3P und N3X - erwartbar. (Bild: TSMC)
  • Auch in Smartphones stecken viele Chips, die mit alten Prozessen gefertigt werden. (Bild: TSMC)
  • Specialty ICs: Im Auto stecken viele Halbleiter, die noch mit alten Prozessen gefertigt werden - TSMC will sie auf seinen 28-nm-Node bringen. (Bild: TSMC)
  • Mehr Transistoren pro Chip reichen nicht mehr, auch neue Packaging-Techniken steigern die Leistung. (Bild: TSMC)
Bei Graphcore waren mehr Details zum Wafer-on-Wafer-Stacking zu erfahren. Links ein Schnitt durch den Bow-2000 Chip, oben das Logik-Die, unten das Die für die Stromversorgung. (Bild: Golem.de/Johannes Hiltscher)
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Damit konnte Graphcore den Chip höher takten, wodurch die Rechenleistung um 39 Prozent stieg, bei gleichzeitig 16 Prozent geringerer Leistungsaufnahme. Im Gespräch erläuterte ein Ingenieur des britischen Unternehmens einige Details. So sei das sogenannte Wafer-to-Wafer Bonding bei Sensoren ein etablierter Prozess in der Halbleiterfertigung. Bei Logik ergäben sich allerdings besondere Herausforderungen, da im Falle eines Defekts der komplette zusammengesetzte Chip unbrauchbar werde.

Allerdings habe Graphcore im Colossus-Chip bereits Maßnahmen zum Umgang mit Defekten integriert. Im Die für die Spannungsversorgung seien zudem aufgrund gröberer Strukturen Defekte sehr unwahrscheinlich. Auch beim Verbinden treten aufgrund der relativ großen Kontaktflächen keine Probleme auf - es besteht eine gewisse Toleranz. Auf dem Bild oben ist beispielsweise erkennbar, dass die Kontaktflächen der beiden einzelnen Dies leicht versetzt sind.

Fazit: Keine Überraschungen

Mit N5A und Finflex stellte TSMC dieses Jahr nur kleinere Neuerungen vor. Das Unternehmen bleibt seinem bisherigen Kurs treu, etablierte Prozesse so weit wie möglich auszureizen. Auch wenn angedeutet wurde, auf welcher Grundlage nach dem N2-Prozess weiter skaliert werden kann, blieb man hier vage. Ein guter Anhaltspunkt für das, was noch kommen kann, ist die Roadmap des belgischen Forschungsinstituts Imec, die bis ins Jahr 2036 blickt. Dessen Ideen wie CFETs und 2D-Materialien hat auch TSMC - das zusammen mit Imec forscht - auf der Agenda. Die zurückhaltende Informationspolitik hat für TSMC zudem einen Vorteil: PR-Desaster durch das Verschieben zu ambitionierter Pläne werden so unwahrscheinlich.

Das macht die Konkurrenz

TSMCs Zeitplan deckt sich mit dem von Intel und Samsung. Auch die wollen in ähnlichen Zeiträumen zu N3 und N2 vergleichbare Prozesse einführen. Samsung will ebenfalls noch 2022 mit 3GAE starten, setzt allerdings hier bereits auf Nanosheets. Das könnte dem südkoreanischen Konzern allerdings noch auf die Füße fallen, zuletzt hatte Samsung Berichten zufolge Probleme mit der Ausbeute. Auch hat Samsung einige Kunden wie Nvidia und Qualcomm an TSMC verloren. Intel 3 soll 2023 starten, also mit leichter Verspätung. Dafür will Intel seinen mit N2 vergleichbaren 20A-Prozess bereits 2024 einführen, ebenfalls mit GAA-Transistoren. Beim Packaging nutzt beispielsweise Intel mit Foveros eine zu Cowos vergleichbare Technik.

Wer am Ende die besten Chips herstellt, hängt aber nicht allein von der Zahl im Namen ab. Die Prozesse sind zwar grob vergleichbar, wichtig ist aber auch, wie gut die einzelnen Hersteller ihre Prozesse im Griff haben. Kevin Zhang betonte, man habe aktuell die besten Fertigungsprozesse - und werde sie auch in Zukunft haben. Passend dazu lief sein Vortrag unter dem Titel Technology Leadership.

Offenlegung: Golem.de hat auf Einladung von TSMC an der Präsentation in Amsterdam teilgenommen. Die Reisekosten wurden zur Gänze von TSMC übernommen. Unsere Berichterstattung ist davon nicht beeinflusst und bleibt gewohnt neutral und kritisch. Der Artikel ist, wie alle anderen auf unserem Portal, unabhängig verfasst und unterliegt keinerlei Vorgaben Dritter; diese Offenlegung dient der Transparenz.

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 Interposer und Substrate
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