Interposer und Substrate

Beim Packaging geht es darum, das Silizium-Die so zu verpacken, dass es auf eine Platine gesetzt werden kann. Normalerweise wird es dazu auf eine eigene kleine Platine, das Substrat, aufgelötet oder in ein Kunststoffgehäuse mit Metallkontakten vergossen. Auf einem Substrat können mehrere Dies verlötet werden, wie es AMD bei den Ryzen- und Epyc-Prozessoren tut.

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Das hat mehrere Vorteile: Die einzelnen Dies werden kleiner, was die Ausbeute erhöht, zudem können verschiedene Fertigungsprozesse kombiniert werden. AMD lässt Compute- und IO-Dies in unterschiedlichen Prozessen fertigen. Die klassischen Substrate haben aber auch Nachteile, es lassen sich auf gleicher Fläche weniger Leitungen herstellen als in Silizium. Zudem sind im Chip höhere Signalraten möglich. Beides zusammen reduziert die Kommunikationsbandbreite zwischen einzelnen Dies.

Besonders leistungsfähige Prozessoren, beispielsweise Nvidias Hopper H100, nutzen deshalb seit Jahren Silizium-Interposer. Dabei handelt es sich um besonders große Chips, die lediglich Leitungen für Signale und Spannungsversorgung enthalten. Der Interposer wird auf ein Substrat aufgelötet. Bei TSMC heißt das Chip on Wafer on Substrate (Cowos).

Zu teuer für den Massenmarkt

Mit Silizium-Interposern sind zwar sehr hohe Datenraten zwischen den einzelnen Dies möglich, aufgrund ihrer Fläche sind sie allerdings sehr teuer. Eine Alternative ist das Stapeln von Dies (3D Stacking), wie AMD es bei seinen CPUs mit 3D V-Cache macht. Die Verbindungen zwischen den beiden Chips können über 200-mal dichter gepackt werden als bei Montage auf einem Substrat. Besonders leistungsfähige Prozessoren sollen allerdings oft auch besonders groß sein, um die Signalpfade zwischen einzelnen Chips möglichst kurz zu halten.

  • Bei Graphcore waren mehr Details zum Wafer-on-Wafer-Stacking zu erfahren. Links ein Schnitt durch den Bow-2000 Chip, oben das Logik-Die, unten das Die für die Stromversorgung. (Bild: Golem.de/Johannes Hiltscher)
  • Beim Packaging geht der Trend zu Systemen mit vielen, teils heterogenen Chips. Die können auf Silizium-Interposern oder organischen Substraten montiert und auch noch übereinander gestapelt werden. (Bild: TSMC)
  • Durch drei verschiedene Transistor-Designs bietet N3E einen großen Spielraum zur Optimierung von Prozessorleistung, Leistungsaufnahme und Chipfläche. (Bild: TSMC)
  • Vergleich von Leistung und Leistungsaufnahme zwischen N2 und N3E (Bild: TSMC)
  • TSMCs Technologie-Roadmap bis 2025, bei N3 sind wieder Weiterentwicklungen - N3P und N3X - erwartbar. (Bild: TSMC)
  • Auch in Smartphones stecken viele Chips, die mit alten Prozessen gefertigt werden. (Bild: TSMC)
  • Specialty ICs: Im Auto stecken viele Halbleiter, die noch mit alten Prozessen gefertigt werden - TSMC will sie auf seinen 28-nm-Node bringen. (Bild: TSMC)
  • Mehr Transistoren pro Chip reichen nicht mehr, auch neue Packaging-Techniken steigern die Leistung. (Bild: TSMC)
Beim Packaging geht der Trend zu Systemen mit vielen, teils heterogenen Chips. Die können auf Silizium-Interposern oder organischen Substraten montiert und auch noch übereinander gestapelt werden. (Bild: TSMC)
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Die Größe der Maske zur Belichtung während der Fertigung ist allerdings begrenzt - das sogenannte Reticle Limit, es beträgt 858 mm2. Praktisch müssen besonders große Prozessoren, beispielsweise Beschleuniger für Hochleistungsrechner oder KI-Anwendungen, also aus mehreren Dies zusammengesetzt werden. Anstelle des teuren Silizium-Interposers können auch sogenannte Redistribution Layers (RDL) - quasi ein zweites Substrat - verwendet werden. Sie werden aus Kunstharzfolien (Build-up Films) aufgebaut und ermöglichen sehr feine Leiter mit geringem Abstand. Für das Cowos-R Packaging können Leiter bis zu zwei Mikrometer schmal sein, ihr Mindestabstand ist ebenso klein.

Noch 2022 sollen Redistribution Layers mit sechs Leiterebenen und einer Größe von 3,3 Reticles verfügbar sein. Ab 2023 soll Cowos-L den geringeren Preis der organischen Substrate mit den Geschwindigkeitsvorteilen eines Silizium-Interposers zusammenbringen. Dazu werden in das RDL kleine Silizium-Chips eingebaut, die zwei auf dem RDL montierte Dies verbinden. Damit wird wesentlich weniger Silizium benötigt als bei einem Interposer, zudem müssen die Verbindungen zum Substrat nicht mit Through Silicon Vias (TSVs) hergestellt werden. Anfangs soll das doppelte Reticle Limit möglich sein, ab 2024 gar das Vierfache.

Ähnliche Techniken kommen unter dem Namen Integrated Fan-out auch für kleinere Chips zum Einsatz, außerdem werden ganze Wafer gestapelt.

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 Details zu N2, 28-nm-Kapazität wird ausgebautIntegriertes Fan-out und Wafer-Stapel 
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