Details zu N2, 28-nm-Kapazität wird ausgebaut

Zum für 2025 geplanten N2-Prozess wurde bereits bekannt, dass TSMC unter der Bezeichnung Nanosheets erstmals Gate-All-Around-Transistoren nutzen will. Da im Vergleich zu Finfets die Kontaktfläche zwischen dem leitenden Kanal und dem schaltenden Gate größer ist, können die Transistoren mit gleicher Spannung einen höheren Strom schalten. Zudem benötigen die Transistoren weniger Fläche, weil die einzelnen Gates übereinander gestapelt werden.

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Aufgrund der vergrößerten Gate-Fläche lassen sich damit gefertigte Chips durch Senken der Spannung mit 25 bis 30 Prozent weniger Leistung betreiben. Alternativ können sie bei gleicher Spannung verglichen mit einem N3E-Chip um 10 bis 15 Prozent höher takten, die Integrationsdichte soll um zehn Prozent steigen. Hierbei wird ein Chip zugrunde gelegt, der aus 50 Prozent Logik, 30 Prozent SRAM und 20 Prozent analogen Schaltungen besteht. Zudem will TSMC Backside Power Delivery nutzen, also ein getrenntes Routing der Leiter für Signale und Spannungsversorgung. Die Spannungsversorgung wird dabei auf die Rückseite des Wafers verlegt.

Allerdings stellte Kevin Zhang auf Nachfrage klar, dass dies aufgrund des Aufwands als Weiterentwicklung geplant sei, also nicht von Anfang an genutzt werde. Bereits durch die gestapelten Nanosheets steigt bei N2 der Fertigungsaufwand. Laut Zhang wird allerdings die Anzahl an Prozessschritten nur moderat wachsen.

Er bekräftigte zudem auf Nachfrage, dass TSMC bei N2 ohne High-NA-EUV-Belichtung auskommen wolle. Sie soll ab 2024 eingeführt, allerdings schrittweise in den Fertigungsprozess integriert werden.

Auch alte Prozesse werden weiterentwickelt

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TSMC investiert allerdings nicht nur in die modernsten Prozesse. Bis 2025 soll die Produktionskapazität im 28-nm-Prozess um 50 Prozent steigen. CEO Wei nennt dies eine Neuerung, zuvor habe man in ausgereifte Prozesse (Mature Nodes) nicht weiter investiert. Der Grund dafür ist laut TSMC das mittlerweile deutlich breitere Kundenspektrum. Bis 2020 waren etwa zwei Drittel der jährlichen Tapeouts Smartphone-SoCs, die mit den modernsten Prozessen gefertigt werden. Mittlerweile ist der Anteil anwendungsspezifischer Halbleiter (Specialty ICs) gewachsen - neben CPUs und Netzwerk-Chips.

  • Bei Graphcore waren mehr Details zum Wafer-on-Wafer-Stacking zu erfahren. Links ein Schnitt durch den Bow-2000 Chip, oben das Logik-Die, unten das Die für die Stromversorgung. (Bild: Golem.de/Johannes Hiltscher)
  • Beim Packaging geht der Trend zu Systemen mit vielen, teils heterogenen Chips. Die können auf Silizium-Interposern oder organischen Substraten montiert und auch noch übereinander gestapelt werden. (Bild: TSMC)
  • Durch drei verschiedene Transistor-Designs bietet N3E einen großen Spielraum zur Optimierung von Prozessorleistung, Leistungsaufnahme und Chipfläche. (Bild: TSMC)
  • Vergleich von Leistung und Leistungsaufnahme zwischen N2 und N3E (Bild: TSMC)
  • TSMCs Technologie-Roadmap bis 2025, bei N3 sind wieder Weiterentwicklungen - N3P und N3X - erwartbar. (Bild: TSMC)
  • Auch in Smartphones stecken viele Chips, die mit alten Prozessen gefertigt werden. (Bild: TSMC)
  • Specialty ICs: Im Auto stecken viele Halbleiter, die noch mit alten Prozessen gefertigt werden - TSMC will sie auf seinen 28-nm-Node bringen. (Bild: TSMC)
  • Mehr Transistoren pro Chip reichen nicht mehr, auch neue Packaging-Techniken steigern die Leistung. (Bild: TSMC)
Vergleich von Leistung und Leistungsaufnahme zwischen N2 und N3E (Bild: TSMC)

Mit den Specialty ICs zielt TSMC besonders auf die Automobilindustrie, deren Bedarf an Halbleitern stetig wächst. Das war auch daran zu erkennen, dass auch Herbert Diess, Vorstandsvorsitzender von Volkswagen, eine Keynote hielt. Neben Mikrokontrollern steigt in der Autobranche der Bedarf beispielsweise an Sensoren und Spannungsreglern (Power Management ICs). Alle diese Chips werden aktuell teils noch mit deutlich älteren Prozessen gefertigt. Kevin Zhang sagte, die Ausweitung der 28-nm-Produktion solle deren Hersteller zum Umstieg auf neuere Prozesse motivieren. Das bedeute zwar eine Anpassung bestehender Designs, was sich allerdings durch geringere Produktionskosten rechne.

  • Bei Graphcore waren mehr Details zum Wafer-on-Wafer-Stacking zu erfahren. Links ein Schnitt durch den Bow-2000 Chip, oben das Logik-Die, unten das Die für die Stromversorgung. (Bild: Golem.de/Johannes Hiltscher)
  • Beim Packaging geht der Trend zu Systemen mit vielen, teils heterogenen Chips. Die können auf Silizium-Interposern oder organischen Substraten montiert und auch noch übereinander gestapelt werden. (Bild: TSMC)
  • Durch drei verschiedene Transistor-Designs bietet N3E einen großen Spielraum zur Optimierung von Prozessorleistung, Leistungsaufnahme und Chipfläche. (Bild: TSMC)
  • Vergleich von Leistung und Leistungsaufnahme zwischen N2 und N3E (Bild: TSMC)
  • TSMCs Technologie-Roadmap bis 2025, bei N3 sind wieder Weiterentwicklungen - N3P und N3X - erwartbar. (Bild: TSMC)
  • Auch in Smartphones stecken viele Chips, die mit alten Prozessen gefertigt werden. (Bild: TSMC)
  • Specialty ICs: Im Auto stecken viele Halbleiter, die noch mit alten Prozessen gefertigt werden - TSMC will sie auf seinen 28-nm-Node bringen. (Bild: TSMC)
  • Mehr Transistoren pro Chip reichen nicht mehr, auch neue Packaging-Techniken steigern die Leistung. (Bild: TSMC)
Specialty ICs: Im Auto stecken viele Halbleiter, die noch mit alten Prozessen gefertigt werden - TSMC will sie auf seinen 28-nm-Node bringen. (Bild: TSMC)

Prozesse für Funk und sparsame Chips

Ebenfalls in den Bereich Specialty ICs fallen Funkchips. Dafür stellte TSMC bereits im vergangenen Jahr den N6RF-Prozess (für Radio Frequency) vor. Halbleiter für Funksignale, beispielsweise 5G-Modems, enthalten viele analoge Komponenten. Die haben andere Voraussetzungen, der Prozess ist mittlerweile einsatzbereit. Verglichen mit dem Vorgänger N16RF sollen die Chips um 55 Prozent kleiner sein und 49 Prozent weniger Energie benötigen.

Auch eine Weiterentwicklung des N12-Prozesses für besonders sparsame Chips namens N12e ist mittlerweile einsatzbereit. Die Transistoren schalten hier mit geringerer Gate-Spannung. Mit N6e, einer ähnlichen Weiterentwicklung des N7-Prozesses, wird aktuell bereits ein Nachfolger entwickelt. Gegenüber N12e soll N6e die Integrationsdichte von Logikgattern um den Faktor drei steigern. Die e-Prozesse sind beispielsweise fürs Edge Computing gedacht.

Neben Finflex lag der Schwerpunkt des Symposiums auf Verfahren zur Kombination mehrerer Halbleiter-Dies auf einem Träger.

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 Halbleiterfertigung bei TSMC: Wie Moore's Law künftig weiterleben sollInterposer und Substrate 
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