Halbleiterfertigung bei TSMC: Nach Silizium ist noch lange nicht Schluss
In Amsterdam hat TSMC, der weltgrößte Auftragsfertiger für Halbleiter, seinen europäischen Kunden einen aktuellen Einblick in seine Planungen und den Entwicklungsstand gegeben. Hier den Überblick zu behalten, wird langsam schwer: Neben der Spitzentechnologie, aktuell der N3-Prozess, bietet TSMC rund 300 weitere Fertigungsprozesse an. Zu einigen davon kommen wir noch, werfen aber zuerst einen Blick auf N3 und den Nachfolger, N2.
Hier wird TSMC von den bei N3 noch genutzten FinFETs auf sogenannte Gate-all-around-FETs (GAAFETs) umsteigen, bei denen der geschaltete Kanal auf allen vier Seiten vom schaltenden Gate umgeben ist. Bei TSMC heißen sie Nanosheets und sollen bereits prächtig funktionieren: Mit einem Test-Chip, einem Cortex-A-715 von ARM, habe man verglichen mit dem aktuellen N3 bei einer Betriebsspannung von 0,9 Volt 13 Prozent mehr Leistung bei 33 Prozent weniger Leistungsaufnahme erreicht. Wie üblich richtet sich die erste Prozessversion an Kunden aus der Mobilfunkbranche, die kleinere Chips fertigen lassen.
Auch mit der Ausbeute (Yield) zeigten sich die angereisten Manager zufrieden: Bei Logik liege sie bereits bei über 80 Prozent, bei einem 256 MByte großen, aus Transistoren aufgebauten statischen RAM (SRAM) bei über 50 Prozent. Der für Caches verwendete SRAM entwickelt sich zunehmend zum Sorgenkind : In der Vergangenheit ließ sich die Integrationsdichte hier kaum noch steigern, da die tatsächliche Größe der Transistoren kaum sank.
Das soll mit N2 anders werden: Auf Nachfrage von Golem.de sagte Kevin Zhang, Senior Vice President für Business Development, beim Schritt von N3 zu N2 solle die Integrationsdichte von SRAM um rund 15 Prozent steigen. Möglich macht das die sogenannte Design-Technology-Co-Optimization (DTCO). Dieser allgemeine Begriff umfasst auch die Spannungsversorgung über die Wafer-Rückseite (Backside Power Delivery), die bei N2 in einem zweiten Schritt 2026 eingeführt werden soll. Sie ist also kein fester Bestandteil des Prozesses. Auf weitere DTCO-Möglichkeiten wie Finflex bei N3 wollte Zhang auf Nachfrage von Golem.de nicht eingehen.
Auch Nanosheets sind nicht für die Ewigkeit
Nanosheets werden die nächsten Generationen von Fertigungsprozessen ermöglichen, nachdem TSMC fünf Generationen von FinFET-Prozessen entwickelt hat. Ob sich Nanosheets als ähnlich langlebig erweisen, dazu wollte Zhang keine Einschätzung abgeben. Für den Einsatz von EUV-Belichtung mit hoher numerischer Apertur (High-NA) gebe es aktuell keine Planung. Unsere Frage, ob aktuell bereits Mehrfachbelichtung (double patterning) in der EUV-Lithografie genutzt wird, blieb unbeantwortet. Zhang bezeichnete sie lediglich als "wichtige Fähigkeit" , als Zwischenschritt zu High-NA-EUV ist sie sehr wahrscheinlich.
In den Labors werden allerdings schon komplementäre Feldeffekttransistoren (CFET für complementary FETs) als mögliche Nachfolger der Nanosheets gefertigt. Hier werden der elektronen- (NMOS) und lochleitende (PMOS) Transistor übereinander gestapelt, bislang liegen sie nebeneinander. Logikgatter benötigen so weniger Platz, die Fertigung ist allerdings herausfordernd. Danach soll es laut einer Folie zunächst mit 2D-Materialien , dann mit Kohlenstoffnanoröhren weitergehen. Das sei allerdings, so schränkte Zhang ein, keine definitive Festlegung, sondern soll lediglich zeigen: Es geht weiter, wenn auch nicht mit dem klassischen Siliziumprozess.
N3 wird immer besser
Mit dem ist TSMC weiter sehr erfolgreich: Bei den N3-Prozessen konnte das Unternehmen teils doppelt so viele Kunden gewinnen wie beim Vorgänger N5. Gleichzeitig laufen die Weiterentwicklungen besser als erwartet: Die erste Weiterentwicklung, N3E, soll im zweiten Halbjahr 2023 in Serienproduktion gehen – früher als geplant. Die Leistung zu Beginn der Serienfertigung, gemessen an der Ausbeute, sei vergleichbar mit N5, allerdings hatte TSMC hier mit der Einführung der EUV-Belichtung eine große Herausforderung zu bewältigen.
| Geschwindigkeit | Leistungsaufnahme | Dichte | |
|---|---|---|---|
| N5 vs N7 | plus 15 % | minus 30 % | 1,80x |
| N5P vs N7 | plus 20 % | minus 40 % | 1,80x |
| N5P vs N5 | plus 5 % | minus 10 % | (?) |
| N4 vs N5 | (?) | (?) | 1,06x |
| N4P vs N5 | plus 11 % | minus 22 % | 1,06x |
| N4X vs N5 | plus 15 % | minus 21 % | 1,06x |
| N4X vs N4 | plus 6 % | (?) | (?) |
| N3B vs N5 | plus 10 - 15 % | minus 25 - 30 % | 1,60x |
| N3E (2-1) vs N5 (2 Fin) | plus 11 % | minus 30 % | 1,56x |
| N3E (2-2) vs N5 (2 Fin) | plus 23 % | minus 22 % | 1,39x |
| N3E (3-2) vs N5 (2 Fin) | plus 33 % | minus 12 % | 1,18x |
| N2 vs N3E | plus 10 - 15 % | minus 25 - 30 % | 1,10x |
Auch zum letzten Neuzugang der N5-Familie, N4X für Hochleistungsrechner, gab es ein paar Details. Hier lassen sich dank jahrelanger Optimierung höhere Frequenzen erreichen. Die Fertigung ist mittlerweile zudem so ausgereift, dass man auch bei über 500 mm 2 großen Chips eine hohe Ausbeute erreiche. Auf die Realisierung von N4X ging Yujun Li, Direktorin für HPC Business Development bei TSMC, näher ein. Hierfür werden automatisch auf den kritischen Pfaden schneller schaltende Transistoren verwendet. So sinken hier die Signallaufzeiten.
Die schnelleren Transistoren haben allerdings einen Nachteil: Ihre Leckströme sind deutlich höher. Durch die Beschränkung auf die kritischen Pfade ist dieser Ansatz jedoch deutlich effizienter als ein Anheben der Betriebsspannung. Verglichen mit N4P soll die benötigte Mehrleistung 21 Prozent geringer sein, gegenüber N5 sind es gar 90 Prozent.
So spannend neue Fertigungstechnologie ist: Was passiert eigentlich, wenn ein Prozess nicht mehr Leading Edge ist? Dann ist er ausgereift für die Automobilindustrie und sorgt weitere Jahre für guten Umsatz.
Kleinere Nodes für die Automobilindustrie
TSMC entwickelt all seine Fertigungsprozesse kontinuierlich weiter und optimiert sie. Das hat mehrere positive Auswirkungen: Die Defektrate sinkt, Herstellung und die gefertigten Transistoren benötigen weniger Energie. Hohe Verlässlichkeit ist wichtig für die Automobilindustrie, gleichzeitig wächst auch hier der Bedarf an Rechenleistung.
Das verdeutlichte Amnon Shashua, CEO des israelischen Unternehmens Mobileye: Es entwickelt Chips für autonome und teilautonome Fahrzeuge. Hier wollen Daten von bis zu elf Kameras sowie Radar und Lidar verarbeitet und die Daten verknüpft werden. Auch der Einsatz von KI braucht viel Rechenleistung, TSMC erwartet, dass zeitnah 100 Tops nachgefragt werden. Mit N5 und N3 sollen 10 Tops/Watt möglich sein.
Aber zurück zu Mobileye: 2026 will das Unternehmen sein Assistenzsystem Chauffeur einführen. Es soll vom Fahrer, anders als aktuelle Systeme, nicht mehr überwacht werden müssen – vorerst allerdings nur auf Autobahnen. Dafür wären vom aktuellen, im N7-Prozess gefertigten System-on-Chip (SoC) EyeQ6H vier Chips erforderlich. Vom mit N5 gefertigten Nachfolger, EyeQ7H, reichen hingegen dank höherer Integration drei Chips. Das Tape-out ist für 2024 geplant.
Prozess-Demos für die Automobilindustrie
Die Entwicklung von Fertigungsprozessen für die Automobilindustrie hat den Nachteil, dass ihre langfristige Zuverlässigkeit nachgewiesen werden muss – und das dauert. Grundsätzlich, sagt Kevin Zhang, sei ein Fertigungsprozess nach 18 Monaten so weit ausgereift, dass er die Anforderungen der Automobilindustrie erfülle.
Die Zertifizierung kann dann allerdings erst losgehen, mögliche Kunden müssen mindestens noch einmal so lange warten. Daher bietet TSMC künftig eine Early-Variante seiner Automobilprozesse an, erkennbar am anhängenden E. Mit N3AE sollen Kunden bereits ab 2024 Chips entwickeln können, die dann nach dem für 2026 erwarteten Abschluss der Zertifizierung gleich in Produktion gehen können.
Möglich wird das, indem die Regeln für den Entwurf (Design Rules) bereits veröffentlicht werden, sobald die Prozessentwicklung abgeschlossen ist. So sollen Kunden aus der Automobilindustrie nicht mehr wie bislang mindestens zwei Prozessgenerationen hinter der Spitzentechnologie zurückliegen.
Industrielle und automobile Anwendungen müssen oft mehr als rechnen: Dann kommen die Specialty Technologies zum Einsatz, mit denen TSMC seine alte Spitzentechnologie ebenfalls langfristig weiternutzt.
Heutige Spitzentechnik ist morgen Spezialtechnik
Unter dem Namen Specialty Technology läuft bei TSMC alles, was über Logikschaltungen hinausgeht. Dazu gehören eingebetteter nichtflüchtiger Speicher (embedded non-volatile memory, eNVM), Funktechnik (RF), Hochspannungstechnik und dank niedriger Betriebsspannung besonders sparsame Logik. Auch integrierte photonische Elemente entwickelt TSMC, dazu gleich mehr.
Die entsprechenden Elemente müssen für neuere Technologieknoten erst angepasst und als zusätzliche Schritte integriert werden. Eine besondere Herausforderung ist es, sie zusammen mit den Logiktransistoren zu fertigen, da andere Materialien zum Einsatz kommen. Den klassischen Flash-Speicher mit Floating Gate entwickelt TSMC nicht weiter, da er mit 18 Masken im 28-nm-Prozess zu kompliziert ist. Als dauerhafter Datenspeicher kommen künftig resistiver und magnetoresistiver RAM ( RRAM(öffnet im neuen Fenster) und MRAM(öffnet im neuen Fenster) ) zum Einsatz.
TSMC hat sie bereits auf FinFET-Prozesse übertragen: MRAM soll noch 2023 im 16-nm-Prozess eingeführt werden, RRAM bietet TSMC hier bereits an, ab 2024 soll er im 12-nm-Prozess verfügbar sein. Beide Speichertechnologien kommen mit drei Masken aus und sind zudem deutlich schneller: Ein 20 MByte großes Software-Update soll ein RRAM in drei Sekunden speichern, Embedded-Flash brauche eine Minute. Langfristig sollen MRAM und RRAM im N6-Prozess, einer Weiterentwicklung des 7-nm-Prozesses, nutzbar sein. Einen Zeitplan gibt es allerdings noch nicht.
Die technischen Daten der Speicher überzeugen bereits: Der MRAM hält über eine Million Schreibzyklen aus, bei RRAM sind es 250.000. Beide funktionieren im erweiterten Temperaturbereich von -40 bis 125 °C, wichtig für besonders anspruchsvolle Umgebungen. Für RRAM garantiert TSMC, dass Daten mindestens zehn Jahre erhalten bleiben, bei MRAM sind es sogar 20 Jahre.
Bei Funktechnik soll ein Umstieg von 16 auf 6 nm (N6RF) nicht nur die Leistungsaufnahme annähernd halbieren. Gleichzeitig sollen höhere Frequenzen möglich werden, bis zu 360 GHz schafft der neue Prozess. N6e hingegen ist auf Effizienz optimiert, die Transistoren schalten hier bereits mit 0,4 Volt.
Coupe ist bei TSMC kein Auto
Um die leistungsfähigen Chips mit ausreichend Daten zu versorgen sind schnelle Verbindungen erforderlich. Über lange Distanzen eignet sich dafür optische Datenübertragung am besten. Was die Konkurrenz, etwa Globalfoundries (GF), bereits anbietet, will TSMC ebenfalls bald marktreif haben.
Unter dem Namen Compact Universal Photonic Engine (kurz Coupe) entwickelte das Unternehmen einen Prozess zur Integration optischer Transceiver in Chips. Anders als bei GF werden die optischen Elemente allerdings als separater Chip gefertigt und auf den Logik-Chip montiert. Die Lichtleiter werden direkt an den optisch Chip angebunden, 2025 soll die Qualifizierung abgeschlossen und die Technik bereit für den Produktiveinsatz sein.
Hier setzt TSMC auf seine Erfahrung mit fortschrittlichen Packaging-Methoden. Auch zu denen gab es Updates.
Riesen-Chips und riesige Auswahl
An Techniken zur Kombination mehrerer Chips zu einer großen Einheit arbeitete TSMC bereits früh. Was mit Field Programmable Gate Arrays (FPGAs) für Xilinx begann, ist heute die Basis der leistungsfähigsten Rechen-GPUs. Nvidias H100 etwa kombiniert den großen GPU-Chip mit sechs HBM-Stapeln (High Bandwidth Memory).
Obwohl das H100-Package groß ist, wirkt es mickrig im Vergleich zu dem, was aktuell entwickelt wird. In einem Schaukasten zeigte TSMC ein H100-Package neben einem fast 10 x 10 cm großen Package: Hier finden 12 HBM-Stapel und vier Dies mit unbekannter Funktion, aber ähnlicher Größe wie beim H100 Platz. Fotos waren leider verboten.
Während schon die von TSMC angebotenen Fertigungsprozesse kaum überschaubar sind, wird es beim Packaging extrem unübersichtlich: Hier lassen sich einzelne Dies auf verschiedenste Weisen miteinander verbinden – die auch noch kombiniert werden können.
Chip auf Wafer ...
Allein bei der Technik namens Chip on Wafer on Substrate (Cowos) gibt es drei Varianten. Allen gemein ist, dass mehrere Chips zunächst auf einem Substrat mit sehr feinen Leitern und eng angeordneten Kontakten montiert werden. Dieses wird dann auf die Platine, die letztendlich die Verbindung zum restlichen System herstellt, montiert.
Den Anfang machte ein mit Halbleitertechnik gefertigter Interposer aus Silizium (Cowos-S). Damit erreicht TSMC aktuell eine Fläche von rund 2.750 mm 2 , das 3,3-fache der Maskengröße (reticle limit) von 858 mm 2 . Auf einer bis zur sechsfachen Größe des reticle limit, also 5.000 mm 2 , will TSMC ab 2025 mit Cowos-L Verbundhalbleiter realisieren. Hierfür wird kein vollständiger Interposer mehr genutzt. Die einzelnen Chips sind nur noch über kleine Bridge-Chips verbunden, die in Kunstharz eingebettet sind.
... und Chip auf Chip ...
Während bei Cowos die Dies nebeneinander angeordnet werden, wachsen bei Soic, kurz für System on Integrated Circuit, Siliziumtürme in die Höhe. Anders als beim Interposer kann die untere Schicht Logik enthalten, AMD etwa nutzt das beim 3D-V-Cache .
Hier geht die Optimierung in zwei Richtungen: Einerseits soll der Preis sinken, um die Technologie für mehr Kunden attraktiv zu machen, andererseits sollen mehr Verbindungen auf gleicher Fläche integriert werden. Daher bietet TSMC neben dem aufwendigeren direkten Bonding der Kupferkontakte beider Chips das Verlöten mittels winziger Lotkugeln (Microbumps) an. Letzteres ist günstiger, der Abstand zwischen den Kontakten muss allerdings größer sein. Langfristig sollen 4,5 bis 9 μm erreicht werden, bei der direkten Kupfer-zu-Kupfer-Verbindung strebt TSMC unter 3 μm an.
Da der untere Chip mit Through Silicon Vias (TSVs) durchkontaktiert werden muss, kann dieser nicht im aktuellsten Prozess gefertigt werden. Hier muss stets der Vorgänger des Prozesses, mit dem der obere Chip hergestellt wurde, eingesetzt werden, etwa N3 (oben) und N5 (unten). Die TSVs sind erforderlich, um das fertige Package mit Strom zu versorgen und Signale nach außen zu leiten.
... und alles zusammen
Um möglichst kompakt viel Funktion zu integrieren, können Cowos- und Soic-Packages noch zusammen mit anderen Komponenten verpackt werden. Hier kommt dann ein klassisches Substrat, also eine Platine mit besonders feinen Leitern , zum Einsatz.
TSMC ist aufgrund seines großen und diversen Kundenspektrums extrem breit aufgestellt – das hat das diesjährige Technology Symposium wieder gezeigt. Das Unternehmen versucht, möglichst jeden Kunden in der wachstumsstarken Halbleiterbranche mitzunehmen. Denn dass deren Umsätze weiter steigen, davon ist man überzeugt, auch wenn CEO C. C. Wei hofft, dass 2023 schnell zu Ende geht – weil bislang jede seiner Umsatzprognosen zu hoch war.
Offenlegung: Golem.de hat auf Einladung von TSMC an der Präsentation in Amsterdam teilgenommen. Die Reisekosten wurden zur Gänze von TSMC übernommen. Unsere Berichterstattung ist davon nicht beeinflusst und bleibt gewohnt neutral und kritisch. Der Artikel ist, wie alle anderen auf unserem Portal, unabhängig verfasst und unterliegt keinerlei Vorgaben Dritter; diese Offenlegung dient der Transparenz.
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