Halbleiterfertigung bei TSMC: Nach Silizium ist noch lange nicht Schluss

TSMC hat erstmals einen Ausblick gegeben, wie es mit dem Transistor weitergeht. Auch zu neuen Fertigungsprozessen gibt es Details.

Ein Bericht von Johannes Hiltscher veröffentlicht am 24. Mai 2023, 12:30 Uhr

Die Keynote von TSMCs CEO C.C. Wei sorgt immer für einen amüsanten Einstieg, bevor es technisch wird. (Bild: TSMC)

In Amsterdam hat TSMC, der weltgrößte Auftragsfertiger für Halbleiter, seinen europäischen Kunden einen aktuellen Einblick in seine Planungen und den Entwicklungsstand gegeben. Hier den Überblick zu behalten, wird langsam schwer: Neben der Spitzentechnologie, aktuell der N3-Prozess, bietet TSMC rund 300 weitere Fertigungsprozesse an. Zu einigen davon kommen wir noch, werfen aber zuerst einen Blick auf N3 und den Nachfolger, N2.

Hier wird TSMC von den bei N3 noch genutzten FinFETs auf sogenannte Gate-all-around-FETs (GAAFETs) umsteigen, bei denen der geschaltete Kanal auf allen vier Seiten vom schaltenden Gate umgeben ist. Bei TSMC heißen sie Nanosheets und sollen bereits prächtig funktionieren: Mit einem Test-Chip, einem Cortex-A-715 von ARM, habe man verglichen mit dem aktuellen N3 bei einer Betriebsspannung von 0,9 Volt 13 Prozent mehr Leistung bei 33 Prozent weniger Leistungsaufnahme erreicht. Wie üblich richtet sich die erste Prozessversion an Kunden aus der Mobilfunkbranche, die kleinere Chips fertigen lassen.

Auch mit der Ausbeute (Yield) zeigten sich die angereisten Manager zufrieden: Bei Logik liege sie bereits bei über 80 Prozent, bei einem 256 MByte großen, aus Transistoren aufgebauten statischen RAM (SRAM) bei über 50 Prozent. Der für Caches verwendete SRAM entwickelt sich zunehmend zum Sorgenkind: In der Vergangenheit ließ sich die Integrationsdichte hier kaum noch steigern, da die tatsächliche Größe der Transistoren kaum sank.

Das soll mit N2 anders werden: Auf Nachfrage von Golem.de sagte Kevin Zhang, Senior Vice President für Business Development, beim Schritt von N3 zu N2 solle die Integrationsdichte von SRAM um rund 15 Prozent steigen. Möglich macht das die sogenannte Design-Technology-Co-Optimization (DTCO). Dieser allgemeine Begriff umfasst auch die Spannungsversorgung über die Wafer-Rückseite (Backside Power Delivery), die bei N2 in einem zweiten Schritt 2026 eingeführt werden soll. Sie ist also kein fester Bestandteil des Prozesses. Auf weitere DTCO-Möglichkeiten wie Finflex bei N3 wollte Zhang auf Nachfrage von Golem.de nicht eingehen.

Auch Nanosheets sind nicht für die Ewigkeit

Nanosheets werden die nächsten Generationen von Fertigungsprozessen ermöglichen, nachdem TSMC fünf Generationen von FinFET-Prozessen entwickelt hat. Ob sich Nanosheets als ähnlich langlebig erweisen, dazu wollte Zhang keine Einschätzung abgeben. Für den Einsatz von EUV-Belichtung mit hoher numerischer Apertur (High-NA) gebe es aktuell keine Planung. Unsere Frage, ob aktuell bereits Mehrfachbelichtung (double patterning) in der EUV-Lithografie genutzt wird, blieb unbeantwortet. Zhang bezeichnete sie lediglich als "wichtige Fähigkeit", als Zwischenschritt zu High-NA-EUV ist sie sehr wahrscheinlich.

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TSMCs aktualisierter Zeitplan für künftige Fertigungsprozesse (Bild: TSMC)

In den Labors werden allerdings schon komplementäre Feldeffekttransistoren (CFET für complementary FETs) als mögliche Nachfolger der Nanosheets gefertigt. Hier werden der elektronen- (NMOS) und lochleitende (PMOS) Transistor übereinander gestapelt, bislang liegen sie nebeneinander. Logikgatter benötigen so weniger Platz, die Fertigung ist allerdings herausfordernd. Danach soll es laut einer Folie zunächst mit 2D-Materialien, dann mit Kohlenstoffnanoröhren weitergehen. Das sei allerdings, so schränkte Zhang ein, keine definitive Festlegung, sondern soll lediglich zeigen: Es geht weiter, wenn auch nicht mit dem klassischen Siliziumprozess.

N3 wird immer besser

Mit dem ist TSMC weiter sehr erfolgreich: Bei den N3-Prozessen konnte das Unternehmen teils doppelt so viele Kunden gewinnen wie beim Vorgänger N5. Gleichzeitig laufen die Weiterentwicklungen besser als erwartet: Die erste Weiterentwicklung, N3E, soll im zweiten Halbjahr 2023 in Serienproduktion gehen – früher als geplant. Die Leistung zu Beginn der Serienfertigung, gemessen an der Ausbeute, sei vergleichbar mit N5, allerdings hatte TSMC hier mit der Einführung der EUV-Belichtung eine große Herausforderung zu bewältigen.

	Geschwindigkeit	Leistungsaufnahme	Dichte
N5 vs N7	plus 15 %	minus 30 %	1,80x
N5P vs N7	plus 20 %	minus 40 %	1,80x
N5P vs N5	plus 5 %	minus 10 %	(?)
N4 vs N5	(?)	(?)	1,06x
N4P vs N5	plus 11 %	minus 22 %	1,06x
N4X vs N5	plus 17 %	minus 21 %	1,06x
N4X vs N4	plus 6 %	(?)	(?)
N3 vs N5	plus 18 %	minus 34 %	1,60x
N3E (2-1) vs N5	plus 11 %	minus 30 %	1,56x
N3E (2-2) vs N5	plus 23 %	minus 22 %	1,39x
N3E (3-2) vs N5	plus 33 %	minus 12 %	1,18x
N2 vs N3E	plus 13 %	minus 33 %	1,10x

TSMC-Verfahren im Vergleich

Auch zum letzten Neuzugang der N5-Familie, N4X für Hochleistungsrechner, gab es ein paar Details. Hier lassen sich dank jahrelanger Optimierung höhere Frequenzen erreichen. Die Fertigung ist mittlerweile zudem so ausgereift, dass man auch bei über 500 mm² großen Chips eine hohe Ausbeute erreiche. Auf die Realisierung von N4X ging Yujun Li, Direktorin für HPC Business Development bei TSMC, näher ein. Hierfür werden automatisch auf den kritischen Pfaden schneller schaltende Transistoren verwendet. So sinken hier die Signallaufzeiten.

Die schnelleren Transistoren haben allerdings einen Nachteil: Ihre Leckströme sind deutlich höher. Durch die Beschränkung auf die kritischen Pfade ist dieser Ansatz jedoch deutlich effizienter als ein Anheben der Betriebsspannung. Verglichen mit N4P soll die benötigte Mehrleistung 21 Prozent geringer sein, gegenüber N5 sind es gar 90 Prozent.

So spannend neue Fertigungstechnologie ist: Was passiert eigentlich, wenn ein Prozess nicht mehr Leading Edge ist? Dann ist er ausgereift für die Automobilindustrie und sorgt weitere Jahre für guten Umsatz.