Riesen-Chips und riesige Auswahl

An Techniken zur Kombination mehrerer Chips zu einer großen Einheit arbeitete TSMC bereits früh. Was mit Field Programmable Gate Arrays (FPGAs) für Xilinx begann, ist heute die Basis der leistungsfähigsten Rechen-GPUs. Nvidias H100 etwa kombiniert den großen GPU-Chip mit sechs HBM-Stapeln (High Bandwidth Memory).

Obwohl das H100-Package groß ist, wirkt es mickrig im Vergleich zu dem, was aktuell entwickelt wird. In einem Schaukasten zeigte TSMC ein H100-Package neben einem fast 10 x 10 cm großen Package: Hier finden 12 HBM-Stapel und vier Dies mit unbekannter Funktion, aber ähnlicher Größe wie beim H100 Platz. Fotos waren leider verboten.

Während schon die von TSMC angebotenen Fertigungsprozesse kaum überschaubar sind, wird es beim Packaging extrem unübersichtlich: Hier lassen sich einzelne Dies auf verschiedenste Weisen miteinander verbinden – die auch noch kombiniert werden können.

Chip auf Wafer ...

Allein bei der Technik namens Chip on Wafer on Substrate (Cowos) gibt es drei Varianten. Allen gemein ist, dass mehrere Chips zunächst auf einem Substrat mit sehr feinen Leitern und eng angeordneten Kontakten montiert werden. Dieses wird dann auf die Platine, die letztendlich die Verbindung zum restlichen System herstellt, montiert.

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AMDs MI300 ist das aktuell größte und komplexeste Chiplet-Design. (Bild: TSMC)

Den Anfang machte ein mit Halbleitertechnik gefertigter Interposer aus Silizium (Cowos-S). Damit erreicht TSMC aktuell eine Fläche von rund 2.750 mm², das 3,3-fache der Maskengröße (reticle limit) von 836 mm². Auf einer bis zur sechsfachen Größe des reticle limit, also 5.000 mm², will TSMC ab 2025 mit Cowos-L Verbundhalbleiter realisieren. Hierfür wird kein vollständiger Interposer mehr genutzt. Die einzelnen Chips sind nur noch über kleine Bridge-Chips verbunden, die in Kunstharz eingebettet sind.

... und Chip auf Chip ...

Während bei Cowos die Dies nebeneinander angeordnet werden, wachsen bei Soic, kurz für System on Integrated Circuit, Siliziumtürme in die Höhe. Anders als beim Interposer kann die untere Schicht Logik enthalten, AMD etwa nutzt das beim 3D-V-Cache.

Hier geht die Optimierung in zwei Richtungen: Einerseits soll der Preis sinken, um die Technologie für mehr Kunden attraktiv zu machen, andererseits sollen mehr Verbindungen auf gleicher Fläche integriert werden. Daher bietet TSMC neben dem aufwendigeren direkten Bonding der Kupferkontakte beider Chips das Verlöten mittels winziger Lotkugeln (Microbumps) an. Letzteres ist günstiger, der Abstand zwischen den Kontakten muss allerdings größer sein. Langfristig sollen 4,5 bis 9 μm erreicht werden, bei der direkten Kupfer-zu-Kupfer-Verbindung strebt TSMC unter 3 μm an.

Da der untere Chip mit Through Silicon Vias (TSVs) durchkontaktiert werden muss, kann dieser nicht im aktuellsten Prozess gefertigt werden. Hier muss stets der Vorgänger des Prozesses, mit dem der obere Chip hergestellt wurde, eingesetzt werden, etwa N3 (oben) und N5 (unten). Die TSVs sind erforderlich, um das fertige Package mit Strom zu versorgen und Signale nach außen zu leiten.

... und alles zusammen

Um möglichst kompakt viel Funktion zu integrieren, können Cowos- und Soic-Packages noch zusammen mit anderen Komponenten verpackt werden. Hier kommt dann ein klassisches Substrat, also eine Platine mit besonders feinen Leitern, zum Einsatz.

TSMC ist aufgrund seines großen und diversen Kundenspektrums extrem breit aufgestellt – das hat das diesjährige Technology Symposium wieder gezeigt. Das Unternehmen versucht, möglichst jeden Kunden in der wachstumsstarken Halbleiterbranche mitzunehmen. Denn dass deren Umsätze weiter steigen, davon ist man überzeugt, auch wenn CEO C. C. Wei hofft, dass 2023 schnell zu Ende geht – weil bislang jede seiner Umsatzprognosen zu hoch war.

Offenlegung: Golem.de hat auf Einladung von TSMC an der Präsentation in Amsterdam teilgenommen. Die Reisekosten wurden zur Gänze von TSMC übernommen. Unsere Berichterstattung ist davon nicht beeinflusst und bleibt gewohnt neutral und kritisch. Der Artikel ist, wie alle anderen auf unserem Portal, unabhängig verfasst und unterliegt keinerlei Vorgaben Dritter; diese Offenlegung dient der Transparenz.