Halbleiterfertigung: Analysten sehen bei SMIC Potenzial zur Intel-18A-Konkurrenz
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Anfang 2026 veröffentlichten die Halbleiterexperten von Techinsights eine erste Einschätzung zum N+3-Prozess des chinesischen Herstellers SMIC (Semiconductor Manufacturing International Corporation). Dessen Transistordichte liege etwa auf dem Niveau von TSMCs 6-nm-Prozess N6. Die Einschätzung basierte auf der Analyse von Huaweis Kirin 9030, eines System-on-a-Chip (SoC) für Mobiltelefone.
Den hat auch Semianalysis(öffnet im neuen Fenster) in einem neu eingerichteten, mehrere Millionen US-Dollar teuren Labor analysiert. Semianalysis kommt zum gleichen Schluss wie Techinsights, liefert aber deutlich mehr Daten sowie elektronenmikroskopische Aufnahmen der Transistorstruktur und Leiterebenen. Die zeigen: Auf Transistorebene ist N+3 TSMCs N6 sogar leicht überlegen, wie ein Vergleich mit einem Helio C99 von Mediatek zeigt.
So liegt der Abstand zwischen den Transistor-Fins (Fin Pitch) bei 30 bis 32 nm (SRAM und Logik). SMIC fertigt die Fins mit Self-aligned Quadruple Patterning (SAQP, g+), das Mandrel-Muster wiederholt sich alle 128 nm. Bei Logikzellen werden allerdings deutlich mehr Fins entfernt (Fin depopulation) als beim SRAM.
Auch bei der Struktur der Fins liegt SMIC vor TSMC: Das Verhältnis von Höhe zu Breite ist mit 9,5:1 statt 7,8:1 besser, die Fins sind schmaler und ihre Enden weniger stark gerundet. All das ermöglicht ein besseres Schaltverhalten.
Alles etwas kleiner als bei TSMCs EUV-Prozess
Auch auf Ebene der Standardzellen mit je einem N- und P-Kanal-Mosfet liegt SMIC leicht vor TSMC. Beide untersuchten Chips nutzen Standardzellen mit zwei Fins pro Transistor, N+3 kommt auf eine Zellhöhe von 228 nm, bei N6 hat Semianalysis 238 nm gemessen.
Allerdings kommt die Analyse zum Schluss, dass SMIC wohl nur eine Zellbibliothek anbietet. Als Grund vermuten die Analysten weniger leistungsfähige chinesische EDA-Software (Electronic Design Automation). Dafür fand Semianalysis aber gleich drei SRAM-Typen mit unterschiedlicher Optimierung.
Insgesamt kommen die Analysten auf eine im Vergleich zu N6, TSMCs erstem Mainstream-EUV-Prozess, rund fünf Prozent höhere Transistordichte (113,4 MTr/mm2 zu 107,7 MTr/mm2). Semianalysis kommt hier auf etwas niedrigere Werte als Techinsights, die für N+3 120 MTr/mm2 angaben. Allerdings ist N+3 aufwendiger als N6.
SMICs Prozess ist aufwendiger
SMIC nutzt nicht nur Contact over Active Gate, sondern packt mit einem Abstand von 32,5 nm auch die unterste Leiterebene sehr dicht – dichter als etwa Intel 18A mit 36 nm bei Panther Lake und N6 mit 40 nm. Die Leiter sind hierdurch schmaler (im Mittel 22,5 nm bei N+3, 30 nm bei N6), was potenziell eine niedrigere Leitfähigkeit bedeutet.
Auch hier nutzt SMIC SAQP, ab M1 genügt dann Self Aligned Double Patterning (SADP). Diesen Prozess treibt SMIC allerdings bereits an seine praktischen Grenzen, um eine höhere Leiterdichte und damit mehr Flexibilität beim Routing, also der Leiterführung, zu erreichen. Dieses Muster zieht sich durch fast den gesamten Leiter-Stack, wobei aber der gewählte N6-Chip die Vergleichbarkeit beschränkt. Der Helio C99 nutzt als kostengünstiges Modell nur elf Metallisierungsebenen, der Kirin 9030 als Spitzenmodell hingegen 14.
Auch wenn N+3 fünf Jahre hinter anderen Mainstream-Prozessen liegt – N6 führte TSMC 2021 ein – für SMIC ist der Prozess eine deutliche Verbesserung.
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