Noch 45 Prozent höhere Transistordichte möglich
Im Vergleich zu N+2 ist N+3 eine deutliche Weiterentwicklung. Das zeigen zunächst die bloßen Zahlen: Die SRAM-Dichte konnte SMIC um 19 Prozent steigern, die Transistordichte um gut 16 Prozent. Eine Gegenüberstellung des Kirin 9030 mit seinem Vorgänger verdeutlicht die praktischen Auswirkungen: Durch die Steigerung der Integrationsdichte und Optimierungen beim Layout konnte Huawei hier einen zusätzlichen Taishan Middle Core integrieren.
Die Caches wurden vergrößert und die Taktfrequenzen leicht angehoben. Ein Vergleich der GPUs ist schwierig, da Huawei deren Aufbau grundlegend geändert hat. Sie nutzt nun sechs statt vier, allerdings kleinere Kerne. In Benchmarks liegt die neue Maleoon 935 jedoch 70 bis 80 Prozent vor der Maleoon 920 des Kirin 9020.
Die NPU hat einen zusätzlichen Tiny Core bekommen, ist mit einem Lite- und zwei Tiny Cores aber noch immer kleiner als beim Kirin 9000 5G aus TSMCs N5-Fertigung. Auch wenn SMIC mit N+3 die Fertigung mit DUV Immersionslithografie bereits an die Grenzen treibt, sieht Semianalysis noch Potenzial für Weiterentwicklungen.
Höhere Transistordichte als mit Intel 3 möglich
Alle Möglichkeiten hat SMIC nämlich noch nicht ausgeschöpft. So bleiben zwischen N- und P-Kanal weiter zwei Fin-Reihen frei (Double Diffusion Grid Spacing).
Das könnte auf eine Reihe reduziert werden, wodurch allerdings der gesamte Prozess komplizierter wird: Es sind weniger M0-Leiter zum Verbinden von Standardzellen verfügbar, der Leiterabstand in der zweiten, parallel zu M0 verlaufenden Ebene (M2) müsste reduziert werden. Das würde auch hier Quad Patterning erforderlich machen. Ohne Änderung wären effektiv weniger Leiter verfügbar, was das Routing erschwert.
Semianalysis hält für einen hypothetischen N+5-Prozess sogar eine zur High-Performance-Bibliothek von Intel 18A vergleichbare Transistordichte von rund 164 MTr/mm2 für möglich. Die ist allerdings für Desktop- und Server-Prozessoren gedacht, bezogen auf die High-Density-Bibliothek läge ein solcher Prozess etwa mittig zwischen Intel 3 und Intel 18A.
TSMCs N3-Familie ist unerreichbar fern
Von TSMCs 3-nm-Familie würden N+5 aber noch Welten trennen, auch, weil hier besonders kompakte 2-1-Standardzellen nutzbar sind. Die Hälfte der Transistoren nutzt dabei nur einen Fin. Ob SMIC dies ohne Zugriff auf EUV-Belichter ebenfalls umsetzen könnte, ist wohl auszuschließen, wenn Semianalysis diese Optimierung nicht einmal in Betracht zieht.
Für den hypothetischen N+5-Prozess wären eine Zellhöhe von 170 nm und ein CGP (Contacted Gate Pitch) von 53 nm erforderlich. Dafür müsste SMIC allerdings Backside Power Delivery mit direkter rückseitiger Kontaktierung der Source-Regionen implementieren. Das plant Intel für Intel 14A, TSMC für A16.
Die Komplexität des Prozesses wäre dann aber so hoch, dass er wohl wesentlich teurer wäre als die modernsten Prozesse von Intel, Samsung und TSMC. Eine weitere Skalierung wäre vielleicht technisch möglich, praktisch aber unattraktiv. Aus diesem Grund hat Huawei, SMICs wichtigster Kunde, mit Logicfolding bereits einen alternativen Ansatz zur Steigerung der Integrationsdichte und Taktfrequenz entwickelt. Selbstverständlich hat der aber seine eigenen Herausforderungen.
Semianalysis stellt noch die Verzerrung durch das Stapeln von Logik-Dies heraus: Würde man etwa AMDs MI455X mit aktivem Base Die aus TSMCs N3P- und Compute Dies aus N2-Fertigung analog rechnen, käme man auf eine Transistordichte von 460 MTr/mm2. Logicfolding soll 2031 mit 295 MTr/mm2 gerade einmal knapp zwei Drittel davon erreichen.
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