Für höhere RAM-Kapazität: Samsung verspricht 3D-DRAM ab 2030
Die Strukturen auf Silizium-Chips schrumpfen seit Jahren kaum noch, und der Aufwand dafür wird immer größer. Das macht nicht nur bei Logik neue Wege erforderlich. Auch bei dynamischem RAM müssen die Hersteller andere Ansätze entwickeln, um die Kapazität der Chips weiter steigern zu können. Wie bereits beim Flash-Speicher, der mittlerweile bei mehr als 300 Lagen angekommen ist, heißt auch beim DRAM der Ausweg: die Speicherzellen stapeln. Und zwar innerhalb eines Silizium-Dies, anstatt wie bei HBM-Speicher mehrere Dies übereinander zu legen.
Daran arbeiten alle Speicherhersteller. Samsungs Vizepräsident Lee Si-Wwoo nannte im Rahmen des International Memory Workshop (IMW) 2024 einen Startzeitpunkt. Ab 2030 plant das Unternehmen mit Chips, in denen Transistoren und Kondensatoren der Speicherzellen gestapelt sind, wie Zdnet Korea kürzlich berichtete(öffnet im neuen Fenster) . Und Samsung wäre nicht Samsung, wenn man nicht der Spitzenreiter sein will: Laut Lee arbeitet man an 16-lagigen Chips, Konkurrent Micron lediglich mit 8 Lagen.
Das Unternehmen Neo Semiconductor aus den USA ist einen Schritt weiter: Es hat bereits 2023 3D-DRAM entwickelt(öffnet im neuen Fenster) und nutzt dabei Flash-Fertigungstechnik. Neben den gestapelten Zellen könnte eine weitere Technik Einzug halten, die bei Flash-Speicher bereits genutzt wird: getrennte Chips für Steuer- und Kontrollelektronik sowie Speicherzellen, die mittels Wafer-to-Wafer-Bonding zusammengefügt werden.
Vertikale Transistoren für höhere Zelldichte
Vorerst arbeitet Samsung aber daran, die Integrationsdichte der Speicherzellen zu erhöhen. Die liegen bereits über die Transistoren, über die sie angesteuert werden. Dabei spielt die relative Fläche, die eine Speicherzelle einnimmt, eine zentrale Rolle(öffnet im neuen Fenster) .
Sie wird als Vielfaches der sogenannten Feature Size F angegeben. Sie gibt die Größe der kleinsten Strukturen an, üblicherweise wird hier die Hälfte aus Breite plus Abstand der Leiter verwendet (F = (W line + W space ) / 2). Aktuelle DRAMs liegen hier bei 6F 2 , was daran liegt, dass die Bit Lines, über die die Zellen ausgelesen und geschrieben werden, zwischen den Zellen verlaufen.
Mittels vertikaler Transistoren sollen sich Bit Lines sowie die Word Lines, die die anzusteuernden Zellen auswählen, übereinanderlegen lassen. Mit solchen Vertical Channel oder Vertical Pillar Transistoren (VCT/VPT) will Samsung zunächst die relative Fläche der Zellen auf 4F 2 reduzieren. Auch so lässt sich die Speicherdichte erhöhen, da mit gleicher Fertigungstechnologie mehr Bits auf die gleiche Fläche passen. Die Kondensatoren liegen dabei über einer Kreuzung von Word- und Bit Line, kompakter wird es bei 2D-Speicher nicht mehr.
VCT-Speicher ist damit ein wichtiger Zwischenschritt zum 3D-DRAM. Laut Lee will Samsung 2025 erste Testmuster von VCT-Speicher ausliefern.
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