FPGA: Auch AMDs Spartaner wird Ultra
Die für Hobby-Hardwareentwickler und auch viele Embedded-Anwendungen besonders interessante Spartan-Serie mit kleinen und kostengünstigen FPGAs hat AMD in den vergangenen Jahren etwas vernachlässigt. Mit dem Spartan Ultrascale+(öffnet im neuen Fenster) gibt es nach sieben Jahren ein Update(öffnet im neuen Fenster) . Das wertet die Spartan-Reihe deutlich auf: Es halten wieder Gigabit-Transceiver in die Reihe Einzug, daneben gibt es einen integrierten Speichercontroller, der LPDDR4x/5-Speicher unterstützt. Gefertigt werden die Spartan Ultrascale+ in einem 16-nm-Prozess, der gegenüber der 28-nm-Plattform der Serie 7 eine geringere Leistungsaufnahme ermöglicht.
Der Fokus der Spartan Ultrascale+ liegt allerdings auf hoher Logikdichte und vielen Ein- und Ausgabe-Pins (IO-Pins): Der kleinste FPGA der Reihe, der SU10P mit 5.000 Look-up Tables (LUTs) verfügt bereits in der kleinsten Gehäusevariante über 220 IO-Pins, die sich auf High Density (für Spannungen bis 3,3 Volt) und High Performance (für hohe Bitraten) aufteilen. Die beiden größten Modelle kommen sogar auf bis zu 572 IO-Pins. Damit bieten sich die neuen Spartans für industrielle oder medizinische Anwendungen an, die etwa mit vielen Sensoren arbeiten.
Erweiterte Sicherheitsfunktionen wie Schutzmaßnahmen gegen Differentielle Leistungsanalyse(öffnet im neuen Fenster) (kurz DPA), die Sicherung der Programmierdateien mittels Nist-kompatibler Post-Quanten-Kryptografie sowie Mechanismen zum Zurückziehen von Signaturzertifikaten und Unbrauchbarmachen bei Manipulationsverdacht (permanent tamper penalty) sollen hier das teils sensible geistige Eigentum besser schützen. Außerdem sollen Verbesserungen am internen Aufbau der Logikblöcke (CLBs) sowie mehr Routing-Ressourcen für eine bessere Ausnutzung der FPGAs sorgen, was AMD über einen höheren Multiplikator bei den System Logic Cells ausdrückt. Die sollen als Vergleichsmaßstab zwischen verschiedenen FPGA-Familien dienen.
Spartan ist nicht gleich Spartan
Wie bei vorherigen Spartan-Generationen variiert AMD auch bei den Ultrascale+-Familien das Verhältnis zwischen Slices mit Basisfunktionalität (Slicel) und solchen, die auch als SRAM oder Schieberegister genutzt werden können (Slicem). Anhand der im Product Selection Guide(öffnet im neuen Fenster) (PDF) veröffentlichten Parameter scheint AMD das Verhältnis auch innerhalb der Spartan-Familie zu variieren: Während bei den kleinen Varianten (SU10P bis SU55P) nur etwas mehr als 20 Prozent der Slices Slicems sind, spendiert AMD den größeren (ab SU65P) bis zu 30 Prozent.
Die bis zu acht GTH-Transceiver für Datenraten von bis zu 16,3 GBit/s sowie ein integrierter PCIe-4-Block für bis zu acht Lanes sind den großen Varianten (ab SU65P) vorbehalten. Auch den LPDDR-Speichercontroller dürfte es erst ab dem SU55P geben, da erst hier die XP-Ein- und Ausgabeblöcke verbaut sind. Die sind laut AMD explizit für die Anbindung schnellen Speichers gedacht. Die beiden größten Modelle bekommen zudem die UltraRAM genannten besonders großen integrierten SRAM-Speicher.
Start erst in einem Jahr
Bislang existieren die Spartan Ultrascale+ nur auf dem Papier. AMD hat erste Dokumente veröffentlicht, in der Entwicklungsumgebung Vivado sollen sie ab Version 2024.4 unterstützt werden. Die Dokumentation ist bislang auch noch sehr übersichtlich, für Entwickler relevante Datenblätter sind aber über die anderen Ultrascale+-FPGAs zu finden.
Die eigentliche Hardware sowie Evaluation Kits sind aber erst für die erste Jahreshälfte 2025 angekündigt - und auch hier ist nur von Bemusterung die Rede. Bis zur breiten Verfügbarkeit könnte es also noch länger dauern.