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Broadwell-Chips mit 14-nm-FinFET-Technik
Broadwell-Chips mit 14-nm-FinFET-Technik (Bild: Intel)

Fertigungstechnik: Der 14-Nanometer-Schwindel

Broadwell-Chips mit 14-nm-FinFET-Technik
Broadwell-Chips mit 14-nm-FinFET-Technik (Bild: Intel)

Wenn Chiphersteller wie Globalfoundries, Intel, Samsung und TSMC von 14-Nanometer-Technik sprechen, meinen sie oft nicht dasselbe. Daher unterscheiden sich die Prozesse vor allem bei der Leistung und Entwicklungsgeschwindigkeit. Das nutzt insbesondere Apple aus.
Von Marc Sauter

Wer hat den Kleinsten? Ganz klar Intel - denn Globalfoundries, Samsung und TSMC fertigen zwar ihre Transistoren in einem ähnlichen Verfahren, die restlichen Strukturen aber sind deutlich größer als bei Intel. Rein auf dem Papier sind sie bei 14 und 16 Nanometern angekommen, diese Angaben stehen aber schlicht in der Tradition der sich alle paar Jahre halbierenden Nodes.

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Mit realen Längen oder Maßen wie der Gate-Länge auf Chipebene haben Bezeichnungen wie 14 Nanometer schon seit Jahren nichts mehr zu tun. So sagte Intels William Holt, Leiter der Halbleiterfertigung, zu Broadwell: "Da ist wirklich nichts dran, was 14 Nanometer groß ist." 14 Nanometer sind also nicht viel mehr als Marketing, wenn auch mit einem historischen Hintergrund.

Auf der International Solid State Circuits Conference 2015 (ISSCC) spricht Intel dieses Thema an und vergleicht die eigene Fertigungstechnik mit der Konkurrenz. Genauer gesagt führt der Hersteller auf, wo sich seine 14- und 22-Nanometer-FinFET-Prozesse verglichen mit dem 14-Nanometer-FinFET-Verfahren der Kooperation von Globalfoundries und Samsung sowie der 16-Nanometer-FinFET-Technik von TSMC einordnen.

  • Mit 14 nm sieht sich Intel vor der Konkurrenz und deren 14nm-/16nm-Prozessen, pickt sich aber die Werte etwas heraus. (Bild: Intel)
  • Vergleich der Transistor- und Interconnect-Abstände; bei Samsung ist 14 nm LPE statt LPP und bei TSMC 16FF statt 16FF+ angegeben. (Bild: Intel)
  • Globalfoundries/Samsung bieten 14 nm als LPP und LPE an; hinter 28 nm Custom verbirgt sich 28 nm SHP für Kaveri und Carrizo. (Bild: Globalfoundries)
  • Erste SRAM-Zelle mit 0,0500 µm² (Bild: Intel)
  • Die Kosten pro mm² steigen, die pro Transistor sinken. (Bild: Intel)
  • Die nahe Zukunft gehört Die-Stacking, vertikal wie horizontal. (Bild: Intel)
  • Der verworfene 14XM-Prozess fertigt wie 14nmFinFET und 16FF nur die Transistoren in 14nm. (Bild: Globalfoundries)
  • Intel plant 10 nm noch ohne EUV. (Bild: Intel)
Vergleich der Transistor- und Interconnect-Abstände; bei Samsung ist 14 nm LPE statt LPP und bei TSMC 16FF statt 16FF+ angegeben. (Bild: Intel)

Der Abstand eines Gates zum nächsten und der Abstand der Interconnects auf Metal-Layer-Ebene sind bei Intels 14-Nanometer-FinFET-Verfahren geringer. Somit ist die Pack-Dichte der Transistoren sowie der ESRAM-Zellen der Caches pro Quadratmillimeter höher, was simplifiziert weniger Leckströme im Prozessor und niedrigere Kosten für Intel bedeuten, da mehr Chips aus einem Wafer gewonnen werden können.

  • Mit 14 nm sieht sich Intel vor der Konkurrenz und deren 14nm-/16nm-Prozessen, pickt sich aber die Werte etwas heraus. (Bild: Intel)
  • Vergleich der Transistor- und Interconnect-Abstände; bei Samsung ist 14 nm LPE statt LPP und bei TSMC 16FF statt 16FF+ angegeben. (Bild: Intel)
  • Globalfoundries/Samsung bieten 14 nm als LPP und LPE an; hinter 28 nm Custom verbirgt sich 28 nm SHP für Kaveri und Carrizo. (Bild: Globalfoundries)
  • Erste SRAM-Zelle mit 0,0500 µm² (Bild: Intel)
  • Die Kosten pro mm² steigen, die pro Transistor sinken. (Bild: Intel)
  • Die nahe Zukunft gehört Die-Stacking, vertikal wie horizontal. (Bild: Intel)
  • Der verworfene 14XM-Prozess fertigt wie 14nmFinFET und 16FF nur die Transistoren in 14nm. (Bild: Globalfoundries)
  • Intel plant 10 nm noch ohne EUV. (Bild: Intel)
Globalfoundries/Samsung bieten 14 nm als LPP und LPE an; hinter 28 nm Custom verbirgt sich 28 nm SHP für Kaveri und Carrizo. (Bild: Globalfoundries)

Allerdings trickst Intel beim Vergleich: So muss Samsungs 14-nm-LPE-Prozess (Low Power Early) statt des etwas besseren LPP-Pendants (Low Power Plus) herhalten und somit stehen in der Tabelle 84 statt 78 nm Gate-Abstand. Zudem ignoriert Intel TSMCs 16FF+ und führt die Werte für 16FF auf - der Gate Pitch würde ansonsten bei 78 statt 90 nm liegen.

Intel wiederum gibt Werte für den P1272-Prozess an, also die CPU-Variante des 14-nm-FinFET-Verfahrens. Das P1273 für Systems-on-a-Chip wie Cherry Trail dürfte etwas besser sein und kleinere Gate Pitches bieten.

Kleine Strukturen - aber nicht überall 

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Anonymer Nutzer 01. Nov 2016

Du hast den Witz NICHT verstanden!

melaw 16. Sep 2016

Moores Gesetz ist doch schon seit dem 90 oder 65nm Prozess nur noch Marketing. Und nun...

Fotobar 10. Apr 2015

+1, ebenso.

QDOS 24. Feb 2015

Warum sollte das ein Thema für die Zukunft sein?! Dass dein Gesülze Als All-Aussage...

AllDayPiano 24. Feb 2015

Jupp, das Thema ist uralt. Das hatten wir sogar schon im Studium vor gut zwei Jahren in...



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