Fertigungstechnik: Der 14-Nanometer-Schwindel
Wer hat den Kleinsten? Ganz klar Intel - denn Globalfoundries, Samsung und TSMC fertigen zwar ihre Transistoren in einem ähnlichen Verfahren, die restlichen Strukturen aber sind deutlich größer als bei Intel. Rein auf dem Papier sind sie bei 14 und 16 Nanometern angekommen, diese Angaben stehen aber schlicht in der Tradition der sich alle paar Jahre halbierenden Nodes(öffnet im neuen Fenster) .
Mit realen Längen oder Maßen wie der Gate-Länge auf Chipebene haben Bezeichnungen wie 14 Nanometer schon seit Jahren nichts mehr zu tun. So sagte Intels William Holt, Leiter der Halbleiterfertigung, zu Broadwell : "Da ist wirklich nichts dran, was 14 Nanometer groß ist." 14 Nanometer sind also nicht viel mehr als Marketing, wenn auch mit einem historischen Hintergrund.
Auf der International Solid State Circuits Conference 2015 (ISSCC) spricht Intel dieses Thema an und vergleicht die eigene Fertigungstechnik mit der Konkurrenz. Genauer gesagt führt der Hersteller auf, wo sich seine 14- und 22-Nanometer-FinFET-Prozesse verglichen mit dem 14-Nanometer-FinFET-Verfahren der Kooperation von Globalfoundries und Samsung sowie der 16-Nanometer-FinFET-Technik von TSMC einordnen.
Der Abstand eines Gates zum nächsten und der Abstand der Interconnects auf Metal-Layer-Ebene sind bei Intels 14-Nanometer-FinFET-Verfahren geringer. Somit ist die Pack-Dichte der Transistoren sowie der ESRAM-Zellen der Caches pro Quadratmillimeter höher, was simplifiziert weniger Leckströme im Prozessor und niedrigere Kosten für Intel bedeuten, da mehr Chips aus einem Wafer gewonnen werden können.
Allerdings trickst Intel beim Vergleich: So muss Samsungs 14-nm-LPE-Prozess (Low Power Early) statt des etwas besseren LPP-Pendants (Low Power Plus) herhalten und somit stehen in der Tabelle 84 statt 78 nm Gate-Abstand. Zudem ignoriert Intel TSMCs 16FF+ und führt die Werte für 16FF auf - der Gate Pitch würde ansonsten bei 78 statt 90 nm liegen.
Intel wiederum gibt Werte für den P1272-Prozess an, also die CPU-Variante des 14-nm-FinFET-Verfahrens. Das P1273 für Systems-on-a-Chip wie Cherry Trail dürfte etwas besser sein und kleinere Gate Pitches bieten.
Kleine Strukturen - aber nicht überall
Intel setzt auf einer weiteren Präsentationsfolie die Fertigungsbezeichnungen der Konkurrenz bewusst in Anführungszeichen, spricht also von "14 nm" und "16 nm". Hintergrund ist, dass Globalfoundries und Samsung sowie TSMC bei ihren Verfahren anders als Intel nicht durchgehend auf 14/16-Nanometer-Strukturen setzen. Eine ältere Folie von Globalfoundries' ähnlichem 14XM-Prozess liefert Details: Nur die FEoL (Front-End-of-Line), also die noch nicht verschalteten FinFET-Transistoren, wird in 14/16 Nanometer gefertigt.
Die MoL (Middle-of-Line) und die BEoL (Back-End-of-Line) basieren auf einer der gestrichenen 20-nm- LPM-Technik (Low Power Mobile). Die Interconnects der Metal-Layer , welche die Transistoren verschalten und für das Packaging vorbereiten, sind daher nicht so kompakt wie bei Intels 14-Nanometer-FinFET-Prozess. Dies erklärt, warum Globalfoundries' und Samsungs 14-nm-FinFET -Verfahren und TSMCs 16FF -Technik etwas hinterherhinken.
TSMC hatte sich zuletzt stärker auf den 20-Nanometer-Prozess konzentriert und damit den höchsten Umsatz der Firmengeschichte erzielt, da Apple seinen A8-Chip im 20-Nanometer-Verfahren fertigen lässt. TSMC fehlen durch diesen Schritt aber Ressourcen für 16FF und die optimierte Version 16FF+, wohingegen Samsung bereits 14-nm-FinFET-Chips in Serie produziert. Neben dem eigenen Exynos 7420 für das Galaxy S6 ist das Apples A9 für das nächste iPhone.
Intel sieht sich derweil auf einem guten Weg hin zum eigenen 10-nm-FinFET-Prozess: Die Entwicklung verlaufe viel schneller als bei der sich lange verzögernden 14-nm-FinFET-Technik, und die Kosten seien nicht so exorbitant. Auch nach 10 Nanometer möchte Intel an Moore's Law festhalten.
Allerdings dürfte 7 Nanometer aufgrund der EUV-Lithografie statt Immersionslithografie richtig teuer werden, denn die für EUV erforderlichen Belichtungsmaschinen kosten Milliarden. Extreme Ultra Violet arbeitet mit extrem kurzen Wellenlängen. Die Technik ist also nur im Vakuum einsetzbar, da die Absorptionsrate der Strahlen an der Luft schlicht zu hoch ist. Intels Mark Bohr sagte daher, Intel werde optimistisch versuchen, 7 Nanometer noch ohne EUV zu meistern.
Ohnehin geht die Entwicklung immer weiter weg vom reinen Verkleinern der Strukturen hin zu mehreren Chips auf einem Träger, sogenanntem Die Stacking . Intel packt beispielsweise seit Jahren den Platform Controller Hub (alias Chipsatz) oder Embedded-DRAM neben den Prozessor auf das Substrat.
Dieses sogenannte 2,5D-Stacking wird Intel künftig bei Knights Landing verwenden, Nvidia hat es für den Pascal -Grafikchip angekündigt, und AMD soll das Verfahren beim Fiji -Grafikchip nutzen. Eine andere Option ist 3D-Stacking: Statt einzelne Dies nebeneinanderzusetzen, werden diese vertikal gestapelt. Beispiele sind der von AMD und Hynix entwickelte High Bandwidth Memory und Microns Hybrid Memory Cubes . Beide Technologien kombinieren mehrere Lagen aus mittels TVS verbundenen DRAM-Siliziumplättchen.