Kleine Strukturen - aber nicht überall

Intel setzt auf einer weiteren Präsentationsfolie die Fertigungsbezeichnungen der Konkurrenz bewusst in Anführungszeichen, spricht also von "14 nm" und "16 nm". Hintergrund ist, dass Globalfoundries und Samsung sowie TSMC bei ihren Verfahren anders als Intel nicht durchgehend auf 14/16-Nanometer-Strukturen setzen. Eine ältere Folie von Globalfoundries' ähnlichem 14XM-Prozess liefert Details: Nur die FEoL (Front-End-of-Line), also die noch nicht verschalteten FinFET-Transistoren, wird in 14/16 Nanometer gefertigt.

Die MoL (Middle-of-Line) und die BEoL (Back-End-of-Line) basieren auf einer der gestrichenen 20-nm- LPM-Technik (Low Power Mobile). Die Interconnects der Metal-Layer, welche die Transistoren verschalten und für das Packaging vorbereiten, sind daher nicht so kompakt wie bei Intels 14-Nanometer-FinFET-Prozess. Dies erklärt, warum Globalfoundries' und Samsungs 14-nm-FinFET-Verfahren und TSMCs 16FF-Technik etwas hinterherhinken.

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Der verworfene 14XM-Prozess fertigt wie 14nmFinFET und 16FF nur die Transistoren in 14nm. (Bild: Globalfoundries)

TSMC hatte sich zuletzt stärker auf den 20-Nanometer-Prozess konzentriert und damit den höchsten Umsatz der Firmengeschichte erzielt, da Apple seinen A8-Chip im 20-Nanometer-Verfahren fertigen lässt. TSMC fehlen durch diesen Schritt aber Ressourcen für 16FF und die optimierte Version 16FF+, wohingegen Samsung bereits 14-nm-FinFET-Chips in Serie produziert. Neben dem eigenen Exynos 7420 für das Galaxy S6 ist das Apples A9 für das nächste iPhone.

Intel sieht sich derweil auf einem guten Weg hin zum eigenen 10-nm-FinFET-Prozess: Die Entwicklung verlaufe viel schneller als bei der sich lange verzögernden 14-nm-FinFET-Technik, und die Kosten seien nicht so exorbitant. Auch nach 10 Nanometer möchte Intel an Moore's Law festhalten.

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Intel plant 10 nm noch ohne EUV. (Bild: Intel)

Allerdings dürfte 7 Nanometer aufgrund der EUV-Lithografie statt Immersionslithografie richtig teuer werden, denn die für EUV erforderlichen Belichtungsmaschinen kosten Milliarden. Extreme Ultra Violet arbeitet mit extrem kurzen Wellenlängen. Die Technik ist also nur im Vakuum einsetzbar, da die Absorptionsrate der Strahlen an der Luft schlicht zu hoch ist. Intels Mark Bohr sagte daher, Intel werde optimistisch versuchen, 7 Nanometer noch ohne EUV zu meistern.

Ohnehin geht die Entwicklung immer weiter weg vom reinen Verkleinern der Strukturen hin zu mehreren Chips auf einem Träger, sogenanntem Die Stacking. Intel packt beispielsweise seit Jahren den Platform Controller Hub (alias Chipsatz) oder Embedded-DRAM neben den Prozessor auf das Substrat.

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Die Kosten pro mm² steigen, die pro Transistor sinken. (Bild: Intel)

Dieses sogenannte 2,5D-Stacking wird Intel künftig bei Knights Landing verwenden, Nvidia hat es für den Pascal-Grafikchip angekündigt, und AMD soll das Verfahren beim Fiji-Grafikchip nutzen. Eine andere Option ist 3D-Stacking: Statt einzelne Dies nebeneinanderzusetzen, werden diese vertikal gestapelt. Beispiele sind der von AMD und Hynix entwickelte High Bandwidth Memory und Microns Hybrid Memory Cubes. Beide Technologien kombinieren mehrere Lagen aus mittels TVS verbundenen DRAM-Siliziumplättchen.