Ezchip Tilera Tile-Mx100: Der 100-ARM-Netzwerkprozessor
ARM-Kerne statt VLIW-Einheiten: Tileras neuer Netzwerk-Controller besteht aus 100 Cortex A53 und ist 64-Bit-fähig. Das Grundprinzip, ein Mesh-Netz innerhalb des Chips, behält die Firma bei.
Die Ezchip-Tochter Tilera hat den Tile-Mx100 vorgestellt, einen Netzwerkprozessor mit ungewöhnlichem Aufbau. Der Chip besteht aus sehr vielen kleinen Cortex-A53-Kernen, die durch ein Mesh-Netz miteinander kommunizieren, an einen riesigen gemeinsamen L3-Cache angeschlossen sind und DDR4-Arbeitsspeicher nutzen. Tilera möchte so die passende Hardware für Router, Switches und Backbones oder Datenzentren liefern.
Der Tile-Mx100 besteht, wie es der Name impliziert, aus bis zu 100 Kernen. Statt wie bei den bisherigen Tile-Mx eine Vielzahl von VLIW-Einheiten zu verbauen, setzt Tilera auf ARMs Cortex A53. Die mit der ARMv8-Architektur arbeitenden Kerne sind 64-Bit-fähig und in 25 Vierergruppen organisiert, jede davon greift auf einen gemeinsamen L2-Cache unbekannter Größe zu. Theoretisch kann jeder Cortex A53 bis zu zwei MByte an L2-Cache adressieren, wir tippen aber auf diese Menge pro Quad-Cluster.
Statt durch Busse sind die Cortex A53 in Form eines Mesh-Netzes verbunden, an das auch der L3-Cache angeschlossen ist. Dieser fasst 40 MByte und ist in vier Blöcke unterteilt, die den Speichercontrollern vorgelagert sind. Der Tile-Mx100 bietet ein Quadchannel-Interface und adressiert bis zu ein TByte DDR4-Speicher samt ECC-Unterstützung. Weitere Chipbestandteile sind 100-Gigabit-Ethernet, dedizierte Kryptobeschleuniger, PCIe 3.0 und ein Traffic Manager für bis zu 256.000 Befehle in einer Warteschlange.
Ezchip lässt den Tile-Mx100 im 28-nm-Verfahren fertigen, weitere Varianten sind der Tile-Mx64 und der Tile-Mx36. Erste Muster der Tile-Mx-Netzwerkprozessoren sind für das zweite Halbjahr 2016 geplant - da ist die Konkurrenz schon weiter. Cavium etwa bietet den ThunderX mit 48 Kernen vom Typ Cortex A57 und 512 GByte DDR4-Speicher pro Sockel an.
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