European Processor Initiative: Supercomputer-Chip entsteht mit 6 nm EUV

Die European Processor Initiative (EPI) arbeitet an einem Prototyp für den geplanten Exascale-Supercomputer. Das Design umfasst ARM-Kerne und RISC-V-basierte Vector-Beschleuniger, überdies nutzt es HBM2-Stapelspeicher und die moderne 6-nm-EUV-Halbleiterfertigung von TSMC.

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Sipeal entwickelt Chips für die European Processor Initiative (EPI).
Sipeal entwickelt Chips für die European Processor Initiative (EPI). (Bild: EPI)

Im Gespräch mit Jean-Marc Denis, einem der Vorsitzenden der European Processor Initiative (EPI), äußerte sich dieser zum Zeitplan des Prototyps des Supercomputer-Chips. Ende 2020 oder Anfang 2021 soll das Tape-out stattfinden, sagte Denis zu The Next Platform, damit Auftragsfertiger TSMC mit der Produktion beginnen kann. Als Herstellungsverfahren wird der N6-Prozess verwendet, also 6 nm mit extrem ultravioletter Belichtung (EUV).

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Die European Processor Initiative (EPI) unterstützt die Europäische Kommission als Konsortium aus Forschungseinrichtungen und Unternehmen bei dem Ziel, eigene Prozessoren zu erstellen. Das Projekt umfasste ursprünglich 26 Partner, mit Sipearl ist im Juni 2019 einer hinzugekommen. Das Unternehmen mit Sitz in Maisons-Laffite nahe Paris wurde von Philippe Notton gegründet, einem ehemaligen Director des französischen Supercomputer-Herstellers Atos.

Aufgabe von Sipearl ist es, die Chips für die European Processor Initiative zu entwerfen. Bisher auf dem Plan steht Rhea als Gen1 GPP (General Purpose Processor), der auf ARM-Kernen basiert und mit Beschleuniger kombiniert wird. Für den 6-nm-Prototyp nutzt die EPI das Zeus-Design von ARM, also den Nachfolger der Serverplattform Ares, die Amazon für den 64-kernigen Graviton2 einsetzt.

Die ARM-Kerne werden auf einem Chip mit dem EPAC (EPI Accelerator) kombiniert. Dieser als Titan bezeichnete Funktionsblock enthält bis zu 256 Bit weite Vector-Einheiten und Tensor-Kerne für künstliche Intelligenz, er basiert auf der offenen Befehlssatzarchitektur RISC-V. Der EPAC unterstützt unter anderem INT8 bis FP64, aber auch Formate wie Bfloat16. Neben dem Beschleuniger sollen auch ein EU-eigener Kryptographie-Block, ein MPPA (Multi-Purpose Processing Array) und ein (Embedded-)FPGA in das Design integriert werden.

  • Floorplan von Sipearls Rhea (Bild: Alexandra Dublanche)
  • Laut Roadmap wurde Rhea auf 2022 verschoben. (Bild: EPI)
  • Neben einem Prozessor soll es auch Beschleuniger und Kryptographie geben. (Bild: EPI)
  • Überblick zum GPP und zum EPAC (Bild: EPI)
  • Der Titan umfasst Vector- und Tensor-Einheiten. (Bild: EPI)
  • Spätere Designs werden Chiplets nutzen. (Bild: EPI)
Floorplan von Sipearls Rhea (Bild: Alexandra Dublanche)
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Zumindest der Prototyp ist ein monolithischer Chip, der auf einem Interposer sitzt und dort HBM2-Speicher anbindet; zudem weist er PCIe-Gen5-Links und mehrere DDR-Interfaces auf. Der Prototyp soll als PCIe-Steckkarte verfügbar gemacht werden. Für spätere Versionen wie den Gen2 GPP alias Cronos in 5 nm wird weiterhin ARMs Zeus verwendet, die Beschleuniger sollen aber als Chiplets ausgelegt sein. Dieses Design ist für 2022 oder 2023 geplant und soll dann in Exascale-Bereiche vordringen.

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