EMIB trifft Foveros: Intel kombiniert 3D- mit 2.5D-Stacking

Was bisher getrennt entwickelt wurde, soll bald zusammengehören: Intel stapelt künftig mehrere Chips per Foveros-Technik übereinander und verbindet diese dann auf einem gemeinsamen Träger durch EMIBs.

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Intel-Package mit multiplen Dies
Intel-Package mit multiplen Dies (Bild: Anshel Sag)

Intel hat auf der Halbleiterkonferenz Semicon West 2019 einige Einblicke in kommende Packaging-Verfahren gegeben: Kommende Designs sollen vertikal und horizontal mit verbesserten Ideen kombiniert werden, die Hersteller sprechen hier von 2.D- und 3D-Stacking. Intels eigene Ansätze heißen Co-EMIB, ODI (Omni Directional Interconnect) und MDIO (Management Data Input/Output).

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Bei Co-EMIB handelt es sich um eine weitere Version der bisherigen EMIB, das steht für Embedded Multi Die Interconnect Bridge. Diese wird bereits bei den Stratix-FPGAs verwendet und bei Kaby Lake G, dem Intel-Prozessor mit Radeon-Grafikeinheit von AMD. EMIB verbindet einzelne Chips horizontal auf einem Träger durch feine Verbindungen in einem Silizium-Interposer, der als Träger dient.

Neu ist, dass die zu koppelnden Chips selbst aus mehreren vertikal gestapelten Dies bestehen, Intel spricht hier von Foveros. Ein erstes Design damit ist Lakefield bestehend aus einem 22-nm-Chip mit I/O-Funktionen, einem 10-nm-Compute-Die mit CPU-Kernen samt Grafikeinheit und darüber einem LPDDR4X-Speicherchip. Co-EMIB soll mindestens zwei Foveros-Designs verknüpfen, zudem zeigte Intel auch Versionen mit HBM2-Speicher, bei dem multiple DRAM-Dies samt Controller gestapelt sind. Die Performance der Chiplets soll durch Co-EMIB nicht beeinträchtigt werden, selbst bei Prototypen mit bis zu 36 Dies pro Package, wobei jeweils 18 einen Block bilden.

Mit ODI (Omni Directional Interconnect) erweitert Intel das EMIB-Prinzip von der Horizontalen in die Vertikale: Mehrere Chips sollen mittels TSVs durchkontaktiert werden, sogenannten Through-Silicon-Vias. Diese fallen dicker aus als bei anderen Designs wie Flash-Speicher, so dass selbst das oberste von multiplen Dies vom Package aus mit relativ viel Strom versorgt werden kann. Weil durch ODI weniger TSVs im Träger notwendig sind, kann Basis-Die kompakter ausfallen oder mehr Transistoren aufweisen.

Weiter in die Zukunft gedacht ist MDIO (Management Data Input/Output), ein Phy-Interconnect, um mehrere Dies vertikal zu verbinden. Generell ist 3D- mit 2.5D-Stacking mittlerweile enorm wichtig: Intel verwendet in Ultrabooks seit vielen Jahren schon einen Prozessor samt Chipsatz auf einem Träger, auch Serverprozessoren werden bei AMD und Intel schon lange aus gekoppelten Dies aufgebaut. AMD nutzt sogenannte Chiplets für die Ryzen 3000 (Test), um kleine Dies mit hoher Performance und gleichbleibender Latenz zu verknüpfen - ein höchst erfolgreicher Ansatz.

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senf.dazu 09. Nov 2019

HBM - wieso Cache ? DRAM Ersatz sobald's mal groß genug ist. (In der Gegend von...

maxule 10. Jul 2019

TSV sind ja nicht ganz neu und das darauf aufbauende 2.5D-Stacking. Aus dem Arikel und...


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