Drei Transistorschichten: Forscher fertigen 3D-Chips mit laminiertem Silizium
Lange waren immer kleinere Transistoren die treibende Kraft, die Moore's Law am Laufen hielt. Doch die zentralen Bausteine digitaler Logikhalbleiter schrumpfen kaum noch. Unternehmen und Forscher suchen daher nach neuen Wegen, immer mehr Transistoren auf gleicher Fläche unterzubringen. Besonders vielversprechend sind in mehreren Lagen gestapelte Transistoren, wie sie bei Flash-Speicher bereits genutzt werden.
In der Praxis erweist sich das allerdings als schwierig: Leistungsfähige Transistoren brauchen praktisch monokristallines Silizium, was aber nur bei Temperaturen um 1.000 °C wächst. Die wiederum würden die bereits gefertigten Schichten des Chips zerstören. Forscher der University of Illinois in Urbana-Champaign in den USA fanden dafür eine pragmatische Lösung(öffnet im neuen Fenster): Sie laminieren die Siliziumschicht auf, anstatt sie mittels chemischer Gasphasenabscheidung (CVD) wachsen zu lassen.
Die zu übertragende Schicht wird auf einem Wafer aufgewachsen und kontrolliert auf eine Dicke von rund 10 nm ausgedünnt. Anschließend wird sie mittels einer Transferfolie auf den Ziel-Wafer übertragen. Bei nur 200 °C und unter Druck geht das Silizium eine stabile Verbindung mit dem darunterliegenden Wafer ein. Anschließend können auf der neuen Ebene Transistoren hergestellt werden.
Alternativer Transistoraufbau erforderlich
Allerdings mussten die Forscher bei den gestapelten Transistoren einen unüblichen Weg gehen: Anstelle der sonst üblichen Mosfets nutzen sie übergangsfreie Transistoren(öffnet im neuen Fenster), kurz JLT (Junctionless Transistor, Veröffentlichung, PDF(öffnet im neuen Fenster)).
Diese bestehen nicht aus unterschiedlich dotierten Materialbereichen, sondern nutzen nur eine Dotierung. Die Gate-Elektrode verdrängt bei JLT die Ladungsträger aus dem Gate-Bereich, wodurch der Transistor sperrt. Erforderlich ist dies, da die übertragene Siliziumschicht vor dem Laminieren dotiert werden muss – auch hier wären die erforderlichen Temperaturen zu hoch.
Logic Folding ohne Chipstapel
Eine mögliche höhere Integrationsdichte ist aber nicht der einzige Vorteil der gestapelten Transistoren: Durch die Schichtung lassen sich zudem die Leiter zwischen ihnen kürzer halten. Das senkt direkt die Leistungsaufnahme und ermöglicht dank niedrigerer Kapazitäten theoretisch höhere Betriebsfrequenzen. Die gleichen Vorteile nennt Huawei für die mit der Semiconductor Manufacturing International Corporation (SMIC) entwickelte Technik Logic Folding.
Auch die verteilt die Logik von Funktionseinheiten auf mehrere Ebenen, allerdings mit wesentlich geringerer Granularität. Huawei stapelt bei seinem Ansatz Silizium-Dies. Das Stapeln von Transistoren auf dem gleichen Wafer hingegen hat eine Reihe von Vorteilen: Die Kontaktdichte ist wesentlich höher, gleichzeitig behindern die dünnen aufgebrachten Siliziumschichten den Wärmetransport kaum. Aufgrund der geringen Stärke passen sich die aufgebrachten Siliziumschichten zudem dem Untergrund an, was nach Aussage der Forscher zu weniger Defekten führt.
Bei SRAM-Zellen und Logikgattern erreichten die Forscher mit bis zu drei Transistorlagen – zwei davon auflaminiert – eine Ausbeute zwischen 96 und 100 Prozent. Theoretisch sind noch mehr Lagen möglich. Pro Lage wurden 625 Transistoren gefertigt, von industrieller Anwendung ist das Verfahren noch weit entfernt. Die Forscher halten es aber für auf Wafergröße skalierbar. Im Gegensatz zu anderen Ansätzen sind die Charakteristika der Transistoren in den einzelnen Schichten praktisch identisch. Details zum Prozess wurden im Fachmagazin Nature veröffentlicht(öffnet im neuen Fenster).
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