CPU: China will neue RISC-V-Chips im Halbjahrestakt

Die RISC-V-CPUs der chinesischen Akademie der Wissenschaften sollen agil erstellt werden. Das Team hofft auf eine Kommerzialisierung.

Artikel veröffentlicht am 7. Dezember 2021, 10:19 Uhr, Sebastian Grüner

Die Xiangshan-CPUs sind nach Hügeln in Peking benannt. (Bild: Oriental Image via Reuters Connect)

Die direkt von der Regierung unterstützte Chinesische Akademie der Wissenschaften (CAS) will ihre als Open Source bereitgestellten CPU-Designs mit RISC-V-Befehlssatz künftig im Halbjahrestakt veröffentlichen. Ebenso soll es einen Tape-out geben, so dass die Prozessoren tatsächlich auch physisch hergestellt werden können.

Die Pläne vorgestellt hat Yungang Bao, Professor der CAS, in einem Vortrag auf dem RISC-V-Summit, der derzeit stattfindet. Interessant an dieser Herangehensweise ist vor allem, dass der anvisierte Rhythmus der Veröffentlichung deutlich schneller ist im Vergleich zu einem großen Teil der restlichen Hardware-Industrie. So veröffentlichen etwa Intel, AMD und Nvidia oder auch ARM neue Chips bisher eher im Jahrestakt.

Erstmals öffentlich vorgestellt hatte das Team die Xiangshan-CPUs im Sommer dieses Jahres. Die erste Generation, Yanqihu, hatte ihr Tape-out im Juli 2021. Diese CPU wurde bei der Vorstellung mit Sifives P550 verglichen, der wiederum als Konkurrent zu ARMs Cortex-A76 positioniert wird. Die nachfolgende zweite Generation der chinesischen CPUs, Nanhu, soll bei einer Fertigung in einem 14-nm-Verfahren einen Takt von 2 GHz erreichen und im Spec2006-Benchmark die doppelte Leistung der ersten Generation bieten.

Laut einem Bericht von The Register zu dem Vortrag hofft das chinesische Team auf eine Kommerzialisierung der eigenen CPUs, was eventuell über ein eigenes Startup umgesetzt werden soll. Dies könnten aber auch andere Unternehmen übernehmen. Darüber hinaus setzt aber auch bereits der chinesische Cloud-Anbieter Alibaba auf eigene RISC-V-Designs. Zusätzlich zu RISC-V arbeitet die CAS mit der Loongson Architecture aber auch an einem komplett eigenen Befehlssatz und entsprechenden Chips.