CPU-Befehlssatz: RISC-V-Basis eingefroren und ratifiziert
Obwohl die Spezifikation des freien RISC-V-Befehlssatzes seit Jahren verfügbar ist und auch schon einige unterschiedliche CPU-Implementierungen existieren, hat das RISC-V-Konsortium die Spezifikation erst jetzt offiziell ratifiziert(öffnet im neuen Fenster) . "Software, die gemäß dieser Spezifikation erstellt wurde, funktioniert für immer auf RISC-V-Prozessoren" , heißt es dazu in der Ankündigung.
Diese nun also unveränderlichen Teile der Spezifikation umfassen einerseits die sogenannten Basis-Module des Befehlssatzes für normale Anwendungsprogramme und Erweiterungen sowie andererseits die Machine- und Supervisor-Befehle für den privilegierten Zugriff auf die Hardware.
Offiziell festgelegt sind damit nun das Speichermodell der Architektur (RISC-V Weak Memory Ordering, RVWMO) sowie die Basisoperation auf Ganzzahlen für 32-Bit (RV32I) und 64-Bit (RV64I). Zusätzlich dazu als Erweiterungen ebenfalls ratifiziert sind die Multiplikation auf Ganzzahlen, Single-, Double- und Quad-Precision auf Fließkommazahlen, die Kompression von Befehlen, Kontroll- und Statusregister (Zicsr) sowie der Instruction-Fetch-Fence (Zifencei).
Direktzugriff auf die Hardware
Für die privilegierten Zugriffe auf die Hardware unterscheidet RISC-V laut der ratifizierten Spezifikation zwischen Machine- und Supervisor-Mode. Der Machine-Level-Code hat dabei die höchsten Berechtigungen und Vollzugriff auf die Hardware. Dem in diesem Modus ausgeführten Code muss also vollständig vertraut werden.
Der Machine-Mode kann für einfache Embedded-Geräte genutzt werden. Gemeinsam mit Userspace-Code sollen sich sichere Embedded-Geräte umsetzen lassen. Die Kombination aus Machine-, Supervisor- und User-Mode letztlich ermöglichen die Nutzung von Unix-artigen Betriebssystemen. Künftig soll auch ein Hypervisor-Modus folgen.