Cortex-A510: Neuer Little-Core schlägt alte Big-Cores

Der Cortex-A510, ein sparsamer Smartphone-CPU-Kern, soll über ein Drittel flotter rechnen. Die ARMv9-Architektur erinnert an AMDs Bulldozer.

Artikel von Marc Sauter veröffentlicht am 25. Mai 2021, 15:00 Uhr

Überblick zum Cortex-A510 (Bild: ARM)

ARM hat den Cortex-A510 alias Klein (sic!) vorgestellt, den ersten neuen Little-Core seit dem nunmehr vier Jahre alten Cortex-A55. Der Cortex-A510 ist als sparsamer ARMv9-Kern mit reiner 64-Bit-Unterstützung (AArch64) ausgelegt: Er soll eine 35 Prozent höhere Integer- und eine um 50 Prozent gestiegene Float- sowie die dreifache Machine-Learning-Performance aufweisen, oder 20 Prozent effizienter als der Vorgänger sein.

Wie groß der Geschwindigkeitszuwachs im Vergleich zum Cortex-A55 ausfällt, wird noch klarer, wenn man den Cortex-A510 mit einem älteren Big-Core vergleicht: Den Cortex-A73 von 2016 soll der neue Little-Kern in etwa einholen, genauer im Rahmen von 10 Prozent bei der Leistung pro Takt (IPC) und in etwa 15 Prozent bei der erreichbaren Frequenz.

Interessant ist, dass es sich beim Cortex-A510 wie schon beim Cortex-A55 um ein sogenanntes In-Order-Design handelt. Solche sind selten geworden, die meisten heutigen Microarchitekturen, egal ob ARM oder x86, basieren auf Out-of-Order (OoO). Die haben den Vorteil, dass Instruktionen nicht stumpf nach der Reihenfolge des Programms abgearbeitet werden, sondern umsortiert werden - das ist schneller, kostet aber auch mehr Energie.

AMDs Bulldozer lässt grüßen

Für den Cortex-A510 hat ARM eine neue μArch auf Basis der ARMv9-Technik entwickelt, künftig soll es auf dieser Basis auch zügiger neue Little-Cores geben. Der Hersteller spricht von einem Merged- oder Cluster-Ansatz, denn ähnlich wie bei AMDs Bulldozer-Technik teilen sich zwei Kerne bestimmte Ressourcen.

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Der Cortex-A510 soll schneller als der Cortex-A73 sein. (Bild: ARM)

Jeder Cortex-A510 hat allerdings sein eigenes Frontend sowie L1-Caches und erledigt Integer-Berechnungen autark. Den L2-Puffer und die Gleitkommaeinheit nutzen beide Kerne, wobei ARM zufolge ein feingranularer Scheduler den Overhead bei unter einem Prozent halten soll. Der Vorteil dieses Cluster-Designs ist laut Hersteller der geringe Platzbedarf, da bei den Little-Cores der Fokus ohnehin stärker auf Integer als auf Float liege. SMT wie einst bei Intels In-Order-Atoms war keine Option, da dieses zwar wenig Fläche bei hoher Performance bringe, aber wenig effizient sei. Auf Wunsch kann ein Kern des Cortex-A510 auch alle Ressourcen in seinem Cluster nutzen.

Die eigentlichen Architekturverbesserungen im Vergleich zum Cortex-A55 fallen umfangreich aus: Im Frontend werden drei statt zwei Befehle decodiert, die verbesserte Sprungvorhersage stammt aus dem Cortex-X-Programm. In jedem Kern gibt es drei statt zwei Integer-ALUs und die beiden L/S-Einheiten wurden flexibler gestaltet: Eine davon kann Load und Store parallel, statt nur Load oder Store auszuführen. Der L1D soll die vierfache Bandbreite, der L2 die doppelte aufweisen.

Die Little-Cores übernehmen mehr Aufgaben

Unterm Strich spricht ARM bei gleicher Fertigung, also ISO, von einer 10 Prozent höheren Geschwindigkeit bei gleicher Leistungsaufnahme oder 20 Prozent weniger Energiebedarf bei identischer Performance. Mit mehr Strom und mehr Frequenz sollen bei SpecINT_2006 die eingangs genannten +35 Prozent drin sein. Bei der Gleitkomma-Einheit verbaut ARM zwei 128-Bit-Pipelines für Neon- und SVE2-Befehle (Scalable Vector Extension), was ebenfalls eine Verdopplung gegenüber dem Cortex-A55 darstellt. Die Float-Leistung in SpecFP_2006 soll um 50 Prozent ansteigen.

Aufgrund der deutlich höheren Geschwindigkeit im Vergleich zum Cortex-A55 sollen auf dem Cortex-A510 mehr Workloads laufen können, die bisher nicht von den Little- sondern von den Big-Cores berechnet wurden. Dadurch wird ein SoC im Betrieb sparsamer und die Akkulaufzeit des Smartphones steigt.

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Die DSU verbindet Cortex-A510 mit Cortex-A710 und Cortex-X2. (Bild: ARM)

Der Cortex-A510 ist dafür ausgelegt, mit dem neuen Cortex-X2 und dem ebenfalls neuen Cortex-A710 kombiniert zu werden. Hierzu wird die DSU-110 (DynamIQ Shared Unit) verwendet, die für ARMv9 entworfen wurde: Der L3-Cache fällt mit bis zu 16 MByte doppelt so groß aus und hat die fünffache Bandbreite dank eines doppelten bidirektionalen Ringbus statt der bisherigen Crossbar. Im Betrieb soll die DSU-110 sparsamer sein, da weniger Leckströme auftreten und der L3-Cache mehrere Power-Modi nutzt.

Um den CPU-Cluster an die restlichen IP-Blöcke wie die neue Mali-G710-Grafikeinheit anzubinden, hat ARM überdies den Corelink CI-700 (kohärenter Interconnect) und den Corelink NI-700 (Network on Chip, NoC) entwickelt. Damit einher geht der System Level Cache (SLC), auf den alle IP-Blöcke zugreifen können: Er erhöht die Performance und die Effizienz. Theoretisch ist bis zu einem 4x3 Mesh mit 32 MByte möglich, typische Smartphone-SoCs aber sollen ein 2x2 Mesh mit 8 MByte aufweisen.

Erste Systems-on-a-Chip mit ARMv9-Kernen und verbesserter Fertigung wie N5P von TSMC oder 5LPP von Samsung Foundry erwarten wir noch 2021.