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Blockdiagramm mit Corelink CMN-600
Blockdiagramm mit Corelink CMN-600 (Bild: ARM)

Corelink CMN-600: ARMs Interconnect macht 128 Kern-Chips möglich

Blockdiagramm mit Corelink CMN-600
Blockdiagramm mit Corelink CMN-600 (Bild: ARM)

Für Datacenter bis hin zu Supercomputern: Der Corelink verbindet Dutzende ARM-Kerne oder Beschleuniger in einem Mesh, auch DDR4-Speichercontroller und Caches werden eingeklinkt.

ARM hat den Corelink CMN-600, einen neuen Interconnect, vorgestellt. Die Abkürzung steht für Coherent Mesh Network und beschreibt damit die prinzipielle Funktionsweise: Der CMN-600 agiert als Schnittstelle zwischen diversen IP-Blöcken, um CPU-Kerne oder Beschleuniger und bis zu acht der neuen DMC-620 (Dynamic Memory Controller) genannten Speichercontroller mit DDR4-3200 anzubinden. Somit sind Chips mit bis zu 128 Kernen und 8 TByte machbar, Stacked-Memory wie HBM2 wird unterstützt.

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  • Corelink CMN-600 und Speichercontroller DMC-620 (Bild: ARM)
  • Das Mesh verknüpft CPU-Kerne, IMCs, Cache und Accelerator. (Bild: ARM)
  • Das Blockdiagramm zeigt 16 Cluster, möglich sind bis zu 32. (Bild: ARM)
  • Ein wichtiger Bestandteil des Corelink ist der Agile Cache. (Bild: ARM)
  • Vorteile des Corelink CMN-600 und Speichercontroller DMC-620 (Bild: ARM)
Das Mesh verknüpft CPU-Kerne, IMCs, Cache und Accelerator. (Bild: ARM)

Der Corelink CMN-600 unterstützt bis zu 32 Cluster, von denen jeder wie üblich aus bis zu vier Kernen besteht. Gedacht ist der Interconnect für Varianten der Cortex-A oder Eigenentwicklungen basierend auf der ARMv8-A-Technik, etwa die bekannten Cortex-A53 oder die neueren Cortex-A73. Abhängig von der Anzahl der Kerne soll die aufaddierte Geschwindigkeit zwischen diesen bei über 1 TByte pro Sekunde liegen, da jeder Node bidirektional 640 GBit pro Sekunde erreiche. Unterstützend kommt ein Cache hinzu, der 1 MByte pro Kern fasst und den I/O-Durchsatz verglichen mit DDR4 steigern soll.

An das Mesh können Netzwerk-Controller angeschlossen werden, obendrein findet sich in ARMs Präsentation ein kleiner Verweis auf den CCIX, den Cache Coherent Interconnect for Accelerators, um externe Chips anzuschließen. Während der CCIX eine recht weite Verbreitung im ARM-Server-Markt finden dürfte, sind wir beim Corelink CMN-600 etwas skeptischer.

Hersteller wie Cavium (ThunderX2) oder Fujitsu (Post-K-Supercomputer) setzen auf eigene Interconnects, zu den Chips von Applied Micro oder den kommenden von Qualcomm liegen uns keine Informationen vor.


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hoffelmann 28. Sep 2016

Nein. Da wird nicht einfach etwas aufeinander gesteckt. Das hier passiert in ganz anderen...

curious_sam 28. Sep 2016

...sind 128 Kerne wahrscheinlich sogar schon auf 10nm möglich - das Problem sehe ich nur...



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