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Corelink CCI-550: ARMs neuer Interconnect und die Mimir-GPU sind kohärent

Zusätzliche Datentransferrate und schneller LPDDR4-RAM für Systems-on-a-Chip: ARMs neuer Interconnect und ein neuer Speichercontroller sollen sich für 4K-Smartphones eignen. Passend dazu hat ARM die Mimir-Grafikarchitektur vorgestellt, die kohärent arbeitet.

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Blockdiagramm des Corelink CCI-550
Blockdiagramm des Corelink CCI-550 (Bild: ARM)

ARM hat einen neuen Interconnect und einen neuen Speichercontroller vorgestellt: den Corelink CCI-550 und den Corelink DMC-500. Beide können mit Cortex-CPU-Kernen und einer Grafikeinheit aus der neuen Mimir-Familie gekoppelt werden, woraus ein System-on-a-Chip entstehen soll, dass sich ARM zufolge für Premium-Mobile-Geräte wie 4K-Smartphones und -Tablets eignet.

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Basis eines SoC bildet der Corelink CCI-550, der dem CCI-500 nachfolgt und alle Bestandteile verknüpft - CCI steht für Cache Coherent Interconnect. Der neue CCI-550 bietet bis zu sechs statt vier ACEs (AXI Coherency Extension), an welche Kern-Cluster und die Grafikeinheit gekoppelt werden. Neu ist die volle Kohärenz, was allerdings aktuelle Mali-Grafikeinheiten mit Midgard-Architektur nicht unterstützen. Erst die angekündigte Mimir-Familie ist voll Cache-kohärent in den Snooping-Vorgang des Interconnects eingebunden, die GPU liest also immer die zuletzt geschrieben und somit identischen Daten ein.

  • Präsentation zum Corelink CCI-550 und DMC-500 (Bild: ARM)
  • Präsentation zum Corelink CCI-550 und DMC-500 (Bild: ARM)
  • Präsentation zum Corelink CCI-550 und DMC-500 (Bild: ARM)
  • Präsentation zum Corelink CCI-550 und DMC-500 (Bild: ARM)
  • Präsentation zum Corelink CCI-550 und DMC-500 (Bild: ARM)
  • Präsentation zum Corelink CCI-550 und DMC-500 (Bild: ARM)
  • Präsentation zum Corelink CCI-550 und DMC-500 (Bild: ARM)
  • Präsentation zum Corelink CCI-550 und DMC-500 (Bild: ARM)
  • Präsentation zum Corelink CCI-550 und DMC-500 (Bild: ARM)
  • Präsentation zum Corelink CCI-550 und DMC-500 (Bild: ARM)
  • Präsentation zum Corelink CCI-550 und DMC-500 (Bild: ARM)
  • Präsentation zum Corelink CCI-550 und DMC-500 (Bild: ARM)
  • Präsentation zum Corelink CCI-550 und DMC-500 (Bild: ARM)
  • Präsentation zum Corelink CCI-550 und DMC-500 (Bild: ARM)
  • Präsentation zum Corelink CCI-550 und DMC-500 (Bild: ARM)
Präsentation zum Corelink CCI-550 und DMC-500 (Bild: ARM)

Passend dazu kann der CCI-550 nun sechs statt vier Speicherinterface-Blöcke ansprechen, etwa 192 statt der heute im High-End-Segment üblichen 128 Bit Busbreite. Daher spricht ARM von einer um 60 Prozent höheren Datentransferrate, die zu 50 Prozent auf das breitere Interface und zu 10 Prozent auf architektonische Verbesserungen wie eine geringere Latenz bei Speicherzugriffen der CPU-Kerne zurückzuführen ist.

Die hohe Bandbreite ist vor allem für die Grafikeinheit wichtig, was durch eine Speicherunterstützung von bis zu LPDDR4-2133 wie bei dem von Samsung gewährleistet wird. Bis erste SoCs mit den neuen Bauteilen erscheinen, dürfte es 2017 oder 2018 werden. Allerdings gehen immer mehr Hersteller dazu über, eigene Interconnects zu entwickeln, beispielsweise Mediatek.



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