Ein Mesh statt ein Ringbus

Die L1-Puffer bleiben unangetastet, weder die Assoziativität noch die Bandbreite, Größe oder Latenz ändern sich. Die zweite und die dritte Stufe aber haben mit Skylake-S nichts mehr zu tun. Der L2-Cache wächst von 256 auf 1.024 KByte pro Kern an, ist 16- statt 4-fach assoziativ und braucht zwei zusätzliche Taktzyklen, um angesprochen zu werden. Neben dem vervierfachten Fassungsvermögen weist der Puffer eine verdoppelte Bandbreite auf. Beides sollte meist für einen Leistungszuwachs sorgen, da erforderliche Daten häufiger im L2 liegen, also weniger Cache-Misses auftreten.

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  • Die Basin-Falls-Plattform umfasst SKL-X und KBL-X. (Bild: Intel)
  • Qualification Sample des Core i9-7900X (Foto: Martin Wolf/Golem.de)
  • Alle SKL-X unterstützen AVX-512. (Bild: Intel)
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  • Blockdiagramm des XCC-Dies mit 28 Kernen und Mesh-Interconnect (Bild: Intel)
  • Die-Shot des 28-kernigen XCC-Dies (Bild: Intel)
  • Einige Skylake-X takten dank Turbo v3 zwei Kerne auf 4,5 GHz. (Bild: Intel)
  • Der X299-Chipsatz bietet wenig Neues. (Bild: Intel)
  • Mit einer 28- oder 16-Lane-CPU wird der unterste PEG-Slot langsamer. (Foto: Martin Wolf/Golem.de)
  • Die Kühlerhalterung von LGA 2066 entspricht dem LGA 2011-3. (Foto: Martin Wolf/Golem.de)
  • SKL-X unterstützt vier Speicherkanäle. (Foto: Martin Wolf/Golem.de)
  • Ein Noctua NH-U14S reicht unter Volllast ohne OC gerade so. (Foto: Martin Wolf/Golem.de)
  • Für Übertakter gibt es einen weiteren 4-Pol-Stromanschluss. (Foto: Martin Wolf/Golem.de)
 
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Auch weil ein so großer L2-Cache viel Die-Fläche belegt, hat Intel beim L3-Puffer das bisherige inklusive Design gegen einen Victim-Cache getauscht. Statt alle L1- und L2-Daten in der L3-Stufe vorzuhalten, befinden sich bei einem nicht-inklusiven Design dort nur Informationen, die aus dem L2-Puffer verdrängt wurden. Der L3-Cache bei Skylake-SP fasst 1,375 MByte pro Kern und ist trotz seiner geringeren Kapazität sehr viele Taktzyklen langsamer als bei Skylake-S.

Eine noch größere Neuerung ist die Kommunikation der CPU-Kerne untereinander oder besser gesagt von deren Caches. Statt einem oder mehreren Ringbussen verwendet Intel einen Mesh-artigen Interconnect. Hintergrund ist, dass die bisherige Ring-Verbindung mit steigender Kernanzahl zu immer höheren Latenzen führte, was die Skalierung von Effizienz und Leistung zu sehr einzuschränken begann. Durch den Wechsel auf ein Mesh steigt die Bandbreite massiv an und die Zugriffe erfolgen sehr viel schneller.

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Blockdiagramm des XCC-Dies mit 28 Kernen und Mesh-Interconnect (Bild: Intel)

Nicht ganz klar ist, ob der Mesh-Interconnect wie der Ringbus mit Kernfrequenz läuft oder ob Intel eine eigene, niedriger taktende Domäne verwendet. Im UEFI unseres Mainboards findet sich zumindest eine Option, die auf bis zu 3 GHz hinweist. An das Mesh angeschlossen sind abseits der Kerne noch die beiden Speichercontroller und die PCIe-Root-Komplexe. Physisch sind sechs Kanäle für DDR4-2667 vorhanden, auf dem Sockel LGA 2066 führt Intel aber nur vier nach draußen. Der Core i9-7900X weist die vollen 44 PCIe-Gen3-Lanes auf.

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Theoretisch sind es 48 Bahnen, davon werden aber vier für den Chipsatz verwendet - dazu gleich mehr. Erst schauen wir uns an, ob die Änderungen des Skylake-SP-Kerns verglichen mit Broadwell-EP ausreichen, um pro Takt schneller zu rechnen. Wie bei AMDs Ryzen muss die Software mitspielen.

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hardtech 11. Jul 2017

@gucky ist nicht geköpft, läuft nur undervoltet mit standardtakt. meinen ohren gehts...

Smartcom5 10. Jul 2017

Ist es aber, weil es verdächtig danach klingt, als wenn ein ziemlich beleidigter Fanboy...

Ach 30. Jun 2017

An den Intel Manycore Xeons und I7 der letzten Jahre erkennt man ja sehr gut, wie mit...

Dwalinn 30. Jun 2017

Ich will damit sagen das man nicht Überbezahlt sein kann wenn man von Spenden lebt da die...

Kaeptn Quasar 28. Jun 2017

Ich hatte Tränen in den Augen... :D



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