Chip-on-Wafer-on-Substrate: TSMC hat 1.700-mm²-Interposer entwickelt
Der Auftragsfertiger TSMC hat gemeinsam mit Broadcom einen Interposer mit 1.700 mm² Fläche(öffnet im neuen Fenster) entworfen. Ein solches passives Siliziumplättchen wird genutzt, um multiple Chips wie Logic- und Speicher-Dies miteinander kommunizieren zu lassen. Exemplarisch spricht TSMC von einem ASIC wie einer GPU oder einem FPGA und dazu sechs HBM-Stacks mit 96 GByte Kapazität.
Um die 1.700 mm² überhaupt belichten zu können, setzt TSMC auf sogenanntes Mask-Stitching. Hintergrund ist, dass die Fotomaske (Reticle) aktueller Scanner maximal 858 mm² betragen darf – für größere Flächen müssen mehrere Masken verwendet werden. Das Verfahren ist nicht neu, auch der bisherige Interposer für Nvidias GV100 oder NECs SX-10 Aurora Tsubasa benötigt schon zwei Belichtungsdurchgänge, weil mit 1.200 bis 1.300 mm² das Reticle gesprengt wird.
TSMC hat das ältere Modell für 16-nm-Designs ausgelegt, für Umsetzungen mit 7-nm-Chips wie AMDs Vega 20 reicht auch ein kompakterer Interposer, wie ihn UMC fertigt. Kommende 7-nm-ASICs wie eventuell Nvidias Ampere-Grafikprozessor könnten jedoch mit rund 800 mm² Die-Size und vier bis sechs HBM-Stacks antreten, was einen entsprechend großen Träger erfordern würde.
Weil der 1.700-mm²-Interposer für Designs mit mehreren Chiplets und Speicherstapeln ausgelegt ist, richtet sich die Technik primär an den Server-Markt, da Consumer-Produkte damit zu teuer wären. TSMC sieht hier Anwendungen wie künstliche Intelligenz, Machine Learning und 5G-Networking als Zielgruppe an. Firmen wie AMD, Fujitsu, Habana Labs, Nvidia oder Xilinx dürften damit die ersten Kandidaten für den Interposer sein.