Bravera SC5: Marvell hat erste SSD-Controller mit PCIe Gen5

Bis zu 14 GByte/s: Die Bravera SC5 von Marvell eignen sich für äußerst flotte Server-NVMe-SSDs, benötigen allerdings auch sehr viel Energie.

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SSD im E1.S-Formfaktor mit Bravera-SC5-Controller
SSD im E1.S-Formfaktor mit Bravera-SC5-Controller (Bild: Marvell)

Marvell hat die Bravera SC5 vorgestellt, eine Familie von SSD-Controllern mit PCIe-Gen5-Unterstützung. Vorerst gibt es zwei Modelle, den MV-SS1331 mit 8 und den MV-SS1333 mit 16 Speicherkanälen. Gedacht sind die Controller für Server-SSDs in kurzer E1.S-Bauweise, auch als EDSFF oder Ruler bekannt.

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Beide NVMe-SSD-Chips werden per PCIe Gen5 x4 angebunden und verdoppeln mit entsprechendem NAND-Flash in etwa die die Leistung zu Controllern mit PCIe Gen4 x4. Theoretisch sind bei vier Bahnen bis zu 16 GByte/s möglich, abzüglich Overhead und Protokoll.

Laut Marvell wird eine reale Transferrate von bis zu 14 GByte/s lesend sowie bis zu 9 GByte/s schreibend erreicht; die Input-/Output-Operationen pro Sekunde (IOPS) sollen bei bis zu 1,8 Millionen lesend und bis zu 1 Millionen schreibend liegen.

Die Bravera-SC5-Controller nutzen multiple Cortex-M/R-Kerne von ARM sowie zusätzlich fest verdrahte Hardware, die Mapping-Tabelle liegt in einem DRAM-Cache samt ECC-Schutz. Marvell sieht hierfür DDR4-3200- oder LPDDR4X-4266-Speicher vor, der als eigener Chip auf die Platine gelötet wird. Die Controller können mit SLC-, MLC-, TLC- und QLC-Flash per 1.600-MT/s-Interface umgehen.

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Mit bis zu 9,8 Watt (MV-SS1333) im Betrieb benötigen die beiden Bravera SC5 viel Energie, liegen aber im Rahmen dessen, was für E1.S-basierte SSDs typisch ist (25 Watt insgesamt). Zur Fertigung der beiden Controller äußerte sich Marvell nicht, ein feiner Prozess und eine neue Mikroarchitektur verglichen zu den PCIe-Gen4-Vorgängern sind jedoch anzunehmen.

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Derzeit werden die Bravera SC5 an Partner bemustert, die damit ihre SSD samt passender Firmware entwickeln können. Erste Server-CPUs mit PCIe Gen5 sind AMDs Epyc 7004 alias Genoa und Intels Xeon SP v4 alias Sapphire Rapids, zudem planen mehrere Hersteller auch ARM-basierte CPUs mit PCIe Gen5. Basis ist teils Neoverse V1/N2 wie bei SiPearls Rhea, wohingegen Ampere mit dem Siryn eine eigene Architektur plant. Von IBM kommt zudem der Power10 mit PCIe Gen5.

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