Big Chip: Chinesische Forscher wollen Wafer-großen Chip bauen
Bislang ist es nur eine Veröffentlichung in einem wissenschaftlichen Journal(öffnet im neuen Fenster) : Dort stellen Forscher der chinesischen Akademie der Wissenschaften ein Konzept namens Big Chip vor. Inspirieren ließen sie sich dabei von Cerebras Waferscale Engine , dem größten erhältlichen Prozessor . Genutzt wird der als KI-Beschleuniger – wie aus der Veröffentlichung der Forscher hervorgeht, ist das auch ihr Antrieb.
Die Motivation, einen derart großen Chip zu bauen, ist einfach: Auf ihm lassen sich deutlich mehr einzelne Rechenkerne mit deutlich größerer Bandbreite verbinden, als dies mit einer Verteilung auf mehrere Steckkarten möglich ist. Auch der Energiebedarf für die Kommunikation ist geringer. Die Größe eines einzelnen Chips ist durch die Maskengröße (reticle limit) begrenzt, die bei 858 mm 2 (26 x 33 mm) liegt. Mit Siliziuminterposern erreicht etwa TSMC aktuell das 3,3-Fache des Reticle Limit – auch hier stößt man also schnell an Grenzen. Graphcores WSE2 hingegen hat eine Fläche von 46.225 mm 2 , fast das 54-fache des Reticle Limit.
Besonders konkret sind die Pläne der Forscher noch nicht: Die Veröffentlichung dreht sich größtenteils um die Modellierung von Kosten, erzielbarer Ausbeute und möglicher Leistung. Verglichen wird die Waferscale-Integration mit 2D- und 3D-Integration mit Siliziuminterposer. Fazit der Forscher: Die Zukunft liegt in hierarchischer Integration, bei der Chiplets zu einem großen Cluster verbunden werden und Speicher sowie Ein- und Ausgabe nur an den Rändern angebunden sind – was genau der Waferscale-Integration entspricht.
Nur 1.600 Kerne pro Wafer?
Einen Prototyp haben die Forscher auch entwickelt: Unter dem Namen Zhejiang Big Chip haben sie einen aus 16 Chiplets bestehenden Prozessor hergestellt. Die Chiplets enthalten je 16 nicht genauer benannte RISC-V-Kerne und wurden laut Paper in einem 22-nm-Prozess gefertigt. Größe und Fertiger sind nicht benannt, verbunden wurden sie über einen ebenfalls nicht genauer beschriebenen Interposer.
Theoretisch könne, so die Forscher, der Prozessor auf 100 Chiplets skaliert werden, wobei alle Kerne gleichmäßig auf den gemeinsamen Speicher zugreifen können. Daraus dürfte aber nicht abzuleiten sein, dass eine Waferscale-Variante auf 1.600 Kerne käme, wie etwa die South China Morning Post nahelegt(öffnet im neuen Fenster) . Die aktuell genutzten Chiplets dürften deutlich kleiner sein als das Reticle Limit, andernfalls wären 16 Stück nicht zu integrieren.
Bis zur Fertigung eines Waferscale-Prozessors ist der Weg, das geben auch die Forscher zu bedenken, noch weit: Hier müssen etwa defekte Prozessoren und Netzwerk-Router umgangen werden, da fehlerhafte Chips nicht aussortiert werden können. Auch die Verbindung der einzelnen Dies über die Scribe Line ist nicht trivial. Aktuell beherrscht dies nur TSMC. Das Unternehmen hat zwar zu seinem Info-Sow (für Integrated Fan-Out System-on-Wafer) genannten Packaging-Verfahren publiziert(öffnet im neuen Fenster) , zentrale Angaben, etwa zu den verwendeten Materialien, fehlen jedoch.
Die sind aber wichtig, um einen zuverlässigen Prozessor in Wafergröße herstellen zu können. Durch unterschiedliche thermische Ausdehnung könnten der Wafer oder das Package beschädigt werden. Das merken auch die chinesischen Forscher an, neben Herausforderungen bei der Anbindung externer Komponenten und der Wärmeabfuhr. Ebenfalls herausfordernd ist die effiziente Abbildung von Anwendungen auf einen so großen Chip – im KI-Bereich ist das, das zeigt neben Cerebras etwa Tesla – aber offensichtlich gut möglich. Ob der Big Chip also Realität wird, ist noch lange nicht gesagt – die Veröffentlichung ist mehr als ein Investitionsvorschlag für den Big Fund, Chinas Fonds zur Förderung der Halbleiterfertigung, zu sehen.