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Auftragsfertiger: TSMC sagt "Moore's Law ist nicht tot"

Ein Monster-Chip-Package und ein Ausblick auf das N5P-Herstellungsverfahren: TSMC nutzt seinen ersten Blog-Eintrag, um mit eigener Technik zu werben, dass Moore's Law noch lange nicht am Ende sei. Die (nahe) Zukunft gehöre Chiplets und extrem ultravioletter Belichtung.

Artikel veröffentlicht am ,
Experimentelles Design mit zehn Chips per Cowos-Technik
Experimentelles Design mit zehn Chips per Cowos-Technik (Bild: TSMC)

Bisher hat bei TSMC niemand im Namen des weltgrößten Auftragsfertigers gebloggt, nun hat Godfrey Cheng den Anfang gemacht - und sich gleich das Thema der Branche schlechthin ausgesucht: das Moor'sche Gesetz, besser bekannt als Moore's Law. Wer Cheng nicht kennt: Vor seiner Rolle als Head of Global Marketing bei TSMC war er in ähnlichen Positionen bei Ati, später bei AMD und dann bei Synaptics angestellt.

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Laut Cheng und somit laut TSMC ist Moore's Law (Verdopplung der Transistoren innerhalb von ein bis zwei Jahren) nicht tot - auch wenn dies in den vergangenen Jahren immer wieder von diversen Industrievertretern gesagt wurde. Zwar hatte und hat Intel mit 14 nm und 10 nm Probleme, die großen Foundries wie Samsung und TSMC hingegen konnten bis auf wenige Ausnahmen vor allem im Mobile-Segment regelmäßig feinere Fertigungsverfahren zur Serienreife bringen. Aktueller Stand bei TSMC sind N7 und N7P, also 7-nm-Nodes mit Finfets und Immersionslithografie (DUV) sowie N7+ mit EUV-Schichten. Einer der Kunden von N7 (DUV) ist AMD für seine Zen-2-Chiplets für die Epyc 7002 alias Rome und die Ryzen 3000 alias Matisse sowie für die Vega-20-GPU der Radeon VII und der Radeon Instinct MI60.

Unter Chiplets verstehen Hersteller kleine Dies, die auf einen Interposer oder Package gesetzt werden. Der Vorteil verglichen zu einem monolithischen Design ist sind höhere Ausbeute (yield) durch kompaktere Chips und die Flexibilität, wie mehrere davon gekoppelt werden. So zeigt Godfrey Cheng in seinem Blog-Eintrag ein experimentelles Design basierend auf der hauseigenen Cowos-Technik (Chip on Wafer on Substrate), das zwei monströse 600-mm²-Dies mit gleich acht HBM2-Stacks auf einem Interposer kombiniert. Mittelfristig werden gestapelte Logik-Chips wie Intels Foveros für Lakefield und neue Materialien für geschichtete Transistoren weitere Optionen bringen.

Zudem will TSMC mit dem N5P-Verfahren das Moor'sche Gesetz auch klassisch vorantreiben: Der Node ist eine verfeinerte Variante von N5, welches nach N7+ und N6 den dritten EUV-Prozess darstellt. Bei N5(P) werden bis zu 14 statt vier bis fünf Schichten eines Chips mit extrem ultravioletter Strahlung belichtet. Für N5P spricht TSMC von der höchsten Transistordichte und besten Performance am Markt. Verglichen zu N5 soll die Geschwindigkeit um 7 Prozent steigen oder die Leistungsaufnahme um 15 Prozent sinken.

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ThorstenMUC 17. Aug 2019

Ich gebe dir weitgehend recht, aber sehe das noch etwas differenzierter. Ab einer...

ms (Golem.de) 16. Aug 2019

Ist drin und Typo weg.


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