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Auftragsfertiger: TSMC investiert 16 Milliarden US-Dollar in neue Fab

Für kommende Fertigungsverfahren: Die TSMC will in Taiwan ein neues Halbleiterwerk für die 5-nm- und 3-nm-Fertigung bauen. Die ersten Chips sollen frühestens 2022 vom Band laufen.

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Fab 14A im Tainan Science Park
Fab 14A im Tainan Science Park (Bild: TSMC)

Der taiwanische Auftragsfertiger TSMC plant laut einem Bericht der japanischen Tageszeitung Nikkei, eine neue Fab zu errichten. Diese lässt sich die Taiwan Semiconductor Manufacturing Company rund 500 Milliarden New Taiwan Dollar (umgerechnet 15,7 Milliarden US-Dollar) kosten. Das ist eine teure, aber wichtige Investition in die Zukunft. Das Halbleiterwerk soll in der Nähe der südtaiwanischen Stadt Kaohsiung entstehen, veranschlagt ist eine Fläche von 50 bis 80 Hektar für die komplette Anlage.

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Die TSMC will in der kommenden Gigafab Chips mit einer Strukturbreite von 5 nm und 3 nm fertigen. Wann das Werk gebaut wird, ist noch offen. Taiwans Minister für Forschung und Technologie, Yang Hung-duen, sagte, angedacht sei ein Produktionsstart frühestens im Jahr 2022. Während die TSMC derzeit erste Testchips im 10-nm-Verfahren produziert, etwa Qualcomms Centriq 2400 für Server, befinden sich der 7-nm-Node in der Testphase und die nachfolgenden Prozesse in der Entwicklung.

Beim International Electron Devices Meeting 2016 (IEDM) erläuterte TSMC weitere Details zur eigenen 7-nm-Fertigung (DOCX). Der FinFET-Prozess ist für Mobile-SoCs gedacht. Zumindest der Testchip nutzt noch klassische Immersionslithografie und keine extrem ultraviolette Strahlung (EUV). Laut TSMC weist 7FF verglichen mit 16FF+ eine um 40 Prozent höhere Geschwindigkeit oder um 65 Prozent reduzierte Leistungsaufnahme und eine 3,3-fache Gate-Dichte auf. Wie die EE-Times berichtet, soll die Chipausbeute (yield rate) bei über 50 Prozent liegen.

Ebenfalls auf dem IEDM sprach IBM über seine 7-nm-Technologie mit EUV-Belichtung (DOCX). Mit einem Gate-Pitch von 44 nm und einem Metal-Pitch von 36 nm wäre der Prozess besser als Intels 10FF, der einen Gate-Pitch von 53 nm erreichen soll. Laut PC-Watch weist Samsungs 10LPE-Verfahren einen Gate-Pitch von 64 nm und einen Metal-Pitch von 48 nm auf. Wie so oft gilt, dass die Node-Bezeichnung wenig mit dem zu tun hat, was physisch umgesetzt wird.



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Netzweltler 09. Dez 2016

Technisch ist es sicher möglich, z.B. mittels Elektronenstrahllithografie. Die Frage ist...


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