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Blockdiagramm zur Gen9-Grafikeinheit
Blockdiagramm zur Gen9-Grafikeinheit (Bild: Intel)

Überarbeitete Caches treffen dickere Buffer

Ein erster Blick auf den von Intel zur Verfügung gestellten Die-Shot zeigt eines sehr schön: Selbst ohne Kennwerte wie Transistoranzahl und Chipfläche wird klar, dass Intel die Anordnung der CPU-Kerne umgestellt hat. Statt bis zu vier nebeneinander zu setzen, befindet sich der L3-Cache zwischen zwei Kern-Pärchen und diese sind weitaus größer als bisher. Die Caches selbst fassen jedoch weiterhin die gleiche Menge an Daten, eine Vergrößerung würde unverhältnismäßig viele zusätzliche Transistoren kosten.

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Beginnen wir jedoch vorne bei den einzelnen Bestandteilen eines CPU-Kerns: Die Sprungvorhersage im Frontend verfügt über mehr Einträge und soll genauer arbeiten, die Prefetch-Stufe Daten flotter in die Caches schieben. Am Micro-Operationen-Cache (µOPs) hat Intel offenbar nichts geändert, er dürfte weiterhin 1.500 Einträge fassen. Buffer wie das Out-of-Order-Fenster sichern hingegen weitaus mehr Daten, womit die dahinter gelagerten Funktionseinheiten entweder schneller und mehr davon parallel gefüttert oder schlicht früher abgeschaltet werden können. Das spart Energie und verringert die Temperatur, was wiederum einen höheren und längeren Turbo-Takt unter Last ermöglicht.

  • Details zur Skylake-Architektur (Bild: Intel)
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Details zur Skylake-Architektur (Bild: Intel)

Was Intel bisher nicht verraten hat, ist der genaue Aufbau der Ausführungseinheiten. Der Scheduler oder auch Reservation Station, welcher die einzelnen Dispatch-Ports mit ihren Gleitkomma- (FP) und Integer-Rechenwerken sowie die Lade- und Speichereinheiten ansteuert, kann zwar mehr Einträge aufnehmen und verteilen, damit Hyperthreading schneller arbeitet (kein Reverse HT!). In der Tat liegt ein Skylake-Chip wie der Core i7-6700K bei vielen Threads pro Takt weiter vor Haswell, als wenn nur ein Thread abgearbeitet wird.

Unklar bleibt aber vorerst, ob Intel beispielsweise die Anzahl der an den Scheduler angeschlossenen Ports und die daran hängenden Ausführungseinheiten erhöht hat. Bei Haswell erweiterte der Hersteller die Ports von sechs auf acht und verbaute unter anderem eine weitere Integer-ALU. Eine Präsentation mit Angaben zur Port-Anzahl von Skylake haben wir zwar gefunden, aber auch dort lässt sich Intel nicht in die Karten schauen und spricht lapidar von mehr als drei statt konkret acht oder mehr zu benennen.

  • Details zur Skylake-Architektur (Bild: Intel)
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Julius Mandelblat zufolge stecken in jedem Skylake-Kern mehr Ausführungseinheiten, deren Latenzen zudem verglichen mit Haswell verringert worden sein sollen. Eine interessante Verbesserung ist eine dedizierte Power-Gate-Funktion für die AVX2-Einheiten: Die meisten Anwendungen nutzen diese entweder exzessiv (weshalb Intel hier den Takt reduziert) oder gar nicht. In letzterem Fall werden sie von der Stromversorgung getrennt (Power Gating), damit keine Leckströme die Leistungsaufnahme des Chips erhöhen.

Die L1-Daten- und Instruktionen-Caches sichern je 32 KByte, der L2-Cache pro Kern speichert 1.024 KByte. Seine Assoziativität wurde aus Stromspargründen von acht auf vier halbiert, kompensiert wird das aber durch Verbesserungen an anderer Stelle - dazu gleich mehr. Der L3-Cache, gerne von Intel unsinnigerweise als LLC (Last-Level-Cache) bezeichnet, ist je nach Chip physikalisch vier oder acht MByte groß und wird von allen Kernen gemeinsam verwendet. Unsere Messungen zeigen, dass die L1-Caches von Skylake verglichen mit Haswell pro Takt nicht schneller wurden, sehr wohl aber die zweite und dritte Cache-Stufe.

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Da deren Geschwindigkeit an die CPU-Frequenz gekoppelt ist, muss die teils verdoppelte Bandbreite woanders herkommen. Intel gibt an, den Fabric-Durchsatz zwischen dem L2- und dem L3-Cache um den Faktor zwei gesteigert zu haben. Sollte ein Cache Miss auftreten - die erwünschten Daten werden also nicht im durchsuchten Puffer gefunden - kann Skylake deutlich flotter weiterarbeiten. Gleiches gilt für einen Page Miss in einigen nicht näher benannten TLBs (Translation Lookaside Buffer), vermutlich für die des L1 und L2.

All die vergrößerten Buffer und beschleunigten Cache-Funktionen füttern bei Skylake also mehr Ausführungseinheiten schneller mit Daten. Somit lastet Intel die CPU-Kerne besser aus und steigert die Geschwindigkeit pro Takt messbar. Wir erwarten in den kommenden Monaten detaillierte Informationen.

Deutlich offener gestaltete Intel die Datenlage zur Grafikeinheit, hielt sich aber auch hier in einigen Teilbereichen etwas zurück.

 Architektur erklärt: Intel spricht wenig bis viel über SkylakeDrei statt zwei Grafik-Slices mit mehr Tricks 

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kvoram 21. Aug 2015

Deien Vermutung, das es einfach mit einer ausreichend starken CPU kein Problem ist, ist...

Maximilian154 21. Aug 2015

Ich fand sie passend. Ist wohl bereits obligatorisch geworden sich hier über die...

Misanthrop 20. Aug 2015

Gibbet denn keine asics für beste qualität und fertig ... mehr will doch keiner ? Und...

andi_lala 20. Aug 2015

Auch wenn es nur 64MB sind klingt das mal schon ganz gut und interessant. Da dürften die...

eliasp 20. Aug 2015

Wird vom Linux-Kernel seit 3.20 unterstützt: http://lkml.iu.edu/hypermail/linux/kernel...



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