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DDR4 mit CRC und achtfachem Prefetching

Auf den Bussen erzeugen bestimmte Bitmuster wie beispielsweise 11001100 Rauschen und Übersprechen, was oft nur durch Verzögerungen oder Spannungsanpassungen korrigiert werden kann. Je nach Führung der Leiterbahnen und anderer Parameter kann im Beispiel 00110011 günstiger sein. Mit DBI arbeiteten bereits die Frontside-Busse früherer Intel-Prozessoren, aber seit GDDR4 - ebenfalls ein Jedec-Standard - auch Grafikspeicher. Für DDR4 sieht das Konsortium nun auch DBI als Standardfunktion vor.

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Um bei zunächst gleichbleibenden Frequenzen den Datendurchsatz zu steigern, ist für DDR4 achtfaches Prefetching vorgesehen. Dieser parallele Zugriff auf mehrere Speicherbänke ist eine der Grundfunktionen aller DDR-Speicher, bisher war er bei DDR3 für maximal acht Bänke möglich. Das bleibt auch bei DDR4 so, zusätzlich sollen aber zwei oder vier sogenannte "Bank Groups" gleichzeitig angesprochen werden können. Ob das in der Organisation der Speicherbausteine selbst größere Änderungen benötigt, hat die Jedec noch nicht öffentlich erklärt.

Wohl insbesondere für Server, bei denen sich nach einigen Speziallösungen wie FB-DIMMs inzwischen auch DDR-DRAMs durchgesetzt haben, sind einige neue Sicherheitsfunktionen von DDR4 vorgesehen. Der Bus selbst arbeitet mit Fehlerkorrektur nach CRC, auch wenn die Speicher selbst keine der bisher üblichen Korrekturen mittels ECC beherrschen.

Um den für Mitte 2012 vorgesehenen Termin für die Veröffentlichung des ersten DDR4-Standards will die Jedec auch einen technischen Workshop für die Speicherindustrie veranstalten. Dabei sollen auch weitere Eigenschaften der neuen DRAMs bekanntgegeben werden. Nach jahrelangem Stillstand scheint nun also etwas Schwung in die DRAM-Entwicklung zu kommen.

 DRAM-Entwicklung: Businvertierung und 1,2 Volt für DDR4 geplant
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