ISSCC

AMDs Bulldozer mit Chip-Multi-Threading

In San Francisco hat AMD seine neue Architektur "Bulldozer" näher erläutert. Die bis zu acht Kerne teilen sich mehr Einheiten, als bei x86-Prozessoren bisher üblich war.

Artikel veröffentlicht am 23. Februar 2011, 12:53 Uhr, Nico Ernst

Ein Frontend für zwei Threads

Das "Shared Frontend", das AMD bereits im August auf der Konferenz Hotchips vorgestellt hat, vereint beim für Mitte 2011 erwarteten Design Bulldozer mehr Einheiten, als bisher bekannt war. AMD hat dazu zwei Folien der von den Veranstaltern streng gehüteten ISSCC-Präsentationen veröffentlicht.

Daraus geht hervor, dass nicht nur wie bisher bekannt war, Verzweigungsvorhersage, Fetch und die Decodierung den Ausführungseinheiten vorgelagert sind. Diese Funktionseinheiten versorgen jeweils zwei Integerkerne. Es gibt auch je Kern einen Scheduler, der 40 Out-of-Order-Befehle umsortieren kann. Er ist auf bisher nicht genau beschriebene Weise in die Integereinheiten integriert.

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Der Scheduler ist in den Integer-Core integriert.

Diese wiederum besitzen nicht wie üblich eine, sondern vier Pipelines unbekannter Länge. All das deutet darauf hin, dass AMD einen Weg gefunden hat, die Parallelität in jedem Kern deutlich zu erhöhen. Die Chipentwickler bezeichnen das nun auch erstmals als "Chip-Multi-Threading". Dieser Begriff bezeichnet eine Umsetzung des gebräuchlichen Prinzips des "Simultaneous Multi Threading", also der gleichzeitigen Ausführung mehrerer Threads.

Intel verbaut dafür möglichst viele Kerne, was AMD als "Chip-Multi-Processing" bezeichnet. Diese können sich zwar per Hyperthreading wie doppelt so viele Cores verhalten, AMD sieht dahinter aber "vorgegebene Beschränkungen und Flaschenhälse bei der Performance". Gravierend zutage trat das bisher bei Desktopanwendungen nicht, allerdings hatten Intel und Microsoft für Windows 7 auch das "SMT Parking" erfunden, weil sich die vielen virtuellen Kerne gegenseitig ausbremsen können.