Vier x86-Decoder für Bulldozer

Weniger Neues als zu Bobcat boten die Hotchips-Vorträge zu Bulldozer, AMDs Hoffnungsträger für den Server- und Desktopmarkt. Immerhin ist nun klar, wie das "shared frontend" mit nur einem Block für Fetch und Decode zwei Kerne versorgen kann. Es gibt dafür einen zweistufigen Verzweigungspuffer (BTB), der noch vor dem Befehlscache sitzt. Erst danach kommen vier Befehlsdecoder zum Einsatz. Je einer steuert die Integer-Kerne an, die beiden anderen arbeiten auf zwei 128-Bit-Einheiten der FPU.

• 

Das gemeinsame Frontend mit vier x86-Decodern

AMD hat also die Verzweigungsvorhersage, Fetch, und die Decodierung den Ausführungseinheiten vorgelagert. Diese Blöcke sind aber so breit ausgeführt, dass Integer- und FPU-Teil nicht "verhungern" sollten. Der gemeinsame Befehlscache für die beiden Kerne, die wie beschrieben ein "Modul" bilden, ist dafür mit 64 KByte auch recht groß. Er arbeitet wie bei Bobcat zweifach assoziativ - offenbar hat AMD hier ein besonders effizientes Zugriffsmuster gefunden.

Die Auslagerung von Fetch und Decode vor den Prozessor, der große, aber nicht breit zugreifende Cache - all das dient bei Bulldozer wie schon bei Bobcat der Energieeffizienz und einem kleinen Die. Damit will AMD im Verhältnis Rechenleistung zu Watt wieder konkurrenzfähig werden und seine Prozessoren weiterhin zu günstigen Preisen herstellen können.

Bei Bobcat soll man das noch 2010 mit der APU "Ontario" nachprüfen können, wenn AMD seine Roadmap einhält. Bei dem vermutlich zuerst als Opteron erscheinenden Bulldozer gibt es nur 2011 als Termin - genauer hat sich AMD noch nicht festgelegt.