Nvidias Fermi-GPU: 3 Milliarden Transistoren und 512 Kerne

Neben den SMs, die frei programmierbar sind, gibt es auch noch vier Funktionseinheiten mit fest verdrahteten Funktionen, in den Diagrammen sind sie als "SFU" bezeichnet. Nvidia nennt hier Sinus, Cosinus, Kehrwert und Quadratwurzel, es soll aber noch weitere geben. Da der Chiphersteller bisher keinerlei für DirectX-11 nötige Funktionen wie die Tesselation beschreibt, ist nur zu vermuten, dass die SFUs auch dafür eingesetzt werden können.

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Je 32 'Cuda-Cores' bilden einen SM

Jeder SMs steht ein "Shared Memory" von 64 KByte zur Verfügung, insgesamt also 1 MByte. Dieser Speicher, vermutlich als SRAM ausgeführt, kann auch als L1-Cache für die SMs verwendet werden, und zwar je 48 oder 16 KByte groß. Der Rest des gemeinsam genutzten Speichers dient, ähnlich einem L3-Cache in einer modernen CPU, zur Kommunikation der Kerne untereinander. Wie bei einem Crossbar sitzt das Shared Memory in der Mitte des Chips.

Blockdiagramm Fermi, in der Mitte das Shared Memory Nvidia will mit dieser Architektur zeitraubende Speicherzugriffe vermeiden, obwohl das Speichersystem ebenfalls kräftig aufgebohrt wurde. Sechs Speicherkanäle mit je 64 Bit stehen zur Verfügung, die Speichercontroller können nun erstmals bei Nvidias Desktop-GPUs GDDR5 adressieren. Die maximale Speichermenge beträgt 6 GByte, wovon vor allem Rechenanwendungen profitieren - für Spiele sind solche Speichermengen bei heute maximal 2.560 x 1.600 Pixeln auf einem Monitor auch mit aufwendigen Filterfunktionen noch nicht nötig. Bisher waren bei den Tesla- und Quadro-Karten 4 GByte das Maximum.

Das Speichermodell, das die GPU verwalten kann, kennt nun nicht mehr nur Unterscheidungen zwischen verschiedenen Allozierungsarten, sondern auch die Form "Global". Der gesamte Speicher kann damit Anwendungen zur Verfügung stehen, was eine Voraussetzung für Sprachen wie C++ ist.

Der Scheduler ordnet Threads neu Die Optimierung auf CUDA, OpenCL oder DirectX-Compute zeigt sich auch daran, dass der Speicher nun Fehlerkorrektur nach ECC beherrscht. Derartige Chips sind deutlich teurer als herkömmliches DRAM, für rund um die Uhr laufende Systeme aber ein großer Vorteil, weil sie Speicherfehler selbst erkennen und auch ohne Absturz melden können.

Ebenfalls auf Rechenanwendungen zielen zwei Bereiche der Fermi-Architektur, die sich um die Threadverwaltung kümmern. In Hardware ausgeführt ist der neue Scheduler, den Nvidia "GigaThread" nennt - den Namen hat man sich auch gleich schützen lassen. Er ist doppelt ausgeführt und verteilt die Aufgaben an die SMs.

Dabei bekommt er jedoch Hilfe von einer Software namens "Parallel Thread eXecution" oder PTX. Sie stellt eine virtuelle Maschine dar, welche die Aufgaben direkt aus der Anwendung aufteilt. PTX-Befehle sollen sich in Anwendungen direkt einbauen, aber auch über Bibliotheken aufrufen lassen. Der Treiber der GPU wickelt sie dann ab, quasi als eine Art Präprozessor.