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Fujitsu mit neuen Verfahren für 45-Nanometer-Transistoren

Geringere Leckströme und Signallaufzeiten

Im Rahmen des in der vergangenen Woche im japanischen Kyoto abgehaltenen jährlichem VLSI-Kongresses hat Fujitsu ein neues Fertigungsverfahren für Chips mit 45 Nanometern Strukturbreite vorgestellt. Der Ansatz unterscheidet sich deutlich von anderen Konzepten für die nächste Chip-Generation.

Mit der neuen Bauweise will Fujitsu vor allem das immer größer werdende Problem der Leckströme in den Griff bekommen. Bei immer kleineren Strukturen ist auch ein immer höherer Ruhestrom nötig, damit Transistoren ihre Ladung halten, auch wenn die Schaltung gerade nichts zu tun hat. Obwohl die Spannung bei kleineren Strukturbreiten gesenkt werden kann, reduziert sich durch die Leckströme die angestrebte Stromersparnis. Intel hatte sich deshalb schon für seinen 45-Nanometer-Prozess eine bessere Isolation der Transistoren mit Hafnium ausgedacht, welche die Leckströme auf ein Zehntel reduzieren soll.

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Besonders flaches Source und Drain
Besonders flaches Source und Drain
Fujitsu will im Vergleich zu bisher veröffentlichten 45-Nanometer-Verfahren die Leckströme nochmals auf ein Fünftel reduziert haben. Möglich soll das eine Kombination aus zwei Verfahren machen. Zum einen werden die beiden Anschlüsse des Transistors ("Source" und "Drain") flacher gestaltet. Dabei erhöht sich jedoch der Widerstand, was Fujtsu durch einen Kniff in der Fertigung kontert: Source und Drain werden dabei für einige Millisekunden zum Glühen gebracht, wobei sich die Gitterstruktur des Silizium-Kristalls verändert, so dass den Elektronen weniger Widerstand entgegengesetzt wird. Die Methode ähnelt dem "Strained Silicon", mit dem Halbleiterhersteller bereits seit der 90-Nanometer-Generation arbeiten. Bei Fujitsu wird sie aber nur auf einen kleinen Teil des Transistors angewandt, um die flacheren Anschlüsse effektiv zu halten.

Die-Querschnitt mit neuen Interconnects
Die-Querschnitt mit neuen Interconnects
Als zweite Maßnahme für schnellere und sparsamere Chips hat Fujitsu ein neues Dielektrikum namens "Nano Clustering Silica" (NCS) erfunden. Dieses Silizium-Dioxid soll in den Verbindungen der verschiedenen Schichten eines Chips, den Layern, dafür sorgen, dass sich die Signallaufzeiten durch die Layer um 14 Prozent reduzieren. Einzelne der "Interconnects" durch einen Chip hatte Fujitsu schon bei 65 Nanometern mit NCS versehen, nun sollen bis zu neunlagige Halbleiter durchgehend mit NCS ausgestattet werden.

Bereits im Jahr 2008 will Fujitsu die neuen 45-Nanometer-Verfahren in eigenen Chips einsetzen und verspricht sich unter anderem längere Stand-by-Zeiten für Handys durch die reduzierten Leckströme. Eine Ankündigung konkreter Bausteine steht jedoch noch aus.


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ranma64 18. Jun 2007

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