Phenom statt Athlon

K10-Architektur für Desktop kommt als Phenom daher

Phenom sollen AMDs neue Quad-Core-Prozessoren auf Basis der K10-Architektur heißen, die bisher unter dem Codenamen "Barcelona" bekannt waren. Zugleich stellte AMD unter dem Namen "FASN8" eine "Plattform für Enthusiasten" vor.

Artikel veröffentlicht am 14. Mai 2007, 9:46 Uhr, Jens Ihlenfeld

K10-Design Noch hat AMD seinen Barcelona-Kern der nun in der Desktop-Variante "Phenom" getauft wurde, aber nicht fertig, er soll mit zwei und vier Kernen in der zweiten Jahreshälfte 2007 auf den Markt kommen, heißt es vage. Die High-End-Variante hört dabei auf den Namen "AMD Phenom FX" und unterstützt AMDs Architektur "Dual Socket Direct Connect" (DSDC), um bis zu zwei Quad-Core-Chips auf einem Board unterzubringen.

Diesen Phenom FX werden ebenfalls noch 2007 Desktop-Varianten mit zwei oder vier Kernen zur Seite gestellt, die bisher unter den Codenamen "Cities" und "Stars" liefen, künftig aber Phenom X2 und X4 heißen werden.

Für die Server-Chips auf Basis des Barcelona-Kerns versprach AMD bereits, dass die Quad-Core-Prozessoren auf Basis des Barcelona-Kerns mit der gleichen Strom-Infrastruktur arbeiten wie die aktuellen AMD-Systeme, also für 68, 95 und 120 Watt ausgelegt sind. Neben der Verringerung des Stromverbrauchs galt es für AMD aber auch, die Leistung der Chips zu verbessern. So wird der Chip unter anderem über 2 MByte L3-Cache verfügen. Zudem wurde die Ausführungs-Pipeline für Gleitkomma-Berechnungen (Floating-Point Execution Pipeline) auf 128 Bit erweitert und es gibt Verbesserungen bei AMDs Virtualisierungstechnik AMD-V. Diese unterstützt in den K10-Prozessoren Nested Paging, was zu mehr Leistung bei virtualisierten Applikationen führen soll.

Barcelona-Die Alle diese Prozessoren basieren auf der K10-Architektur. Im Wortsinne Dreh- und Angelpunkt ist der in der Mitte des Dies angebrachte Speichercontroller, der für DDR-2-Speicher bis effektiv 667 MHz Geschwindigkeit ausgelegt ist. Er verfügt über einen 32 Byte großen Prefetch-Puffer, der bei der Anforderung von Daten und Instruktionen aktiv wird. Der Controller hat direkten Zugriff auf die 128 KByte großen L1-Caches (je 64 KByte für Befehle und Daten) der Cores sowie auf den für beide Datentypen geeigneten und 512 KByte großen L2-Cache der Kerne. Alle vier Kerne eines Barcelona-Dies haben gemeinsamen Zugriff auf einen 2 MByte großen L3-Cache.

Wenn einer der Cores Informationen anfordert, können diese an vier Orten liegen: in einem der L1-Caches eines anderen Cores, wie es bei Multi-Threading-Anwendungen häufig vorkommt, in einem der L2-Caches, im L3-Cache oder letztendlich im Hauptspeicher. Der Speichercontroller kann die Daten von jedem Ort direkt abholen und in seinen Puffer laden - beispielsweise auch von einem L1-Cache eines anderen Cores - und sie dann durch L3- und L2-Cache in den L1-Cache eines Kerns schieben. Um die kleinen Speicherbereiche der Caches effizient zu nutzen, werden die betroffenen Cache-Lines nur für ungültig erklärt, wenn kein anderer Kern mehr darauf zugreift.