IBM verbindet mehrere Chips per Silizium

Neues Packaging kurz vor Serienreife

Mehrere Halbleiter übereinander zu stapeln ist bereits gängige Praxis, um Platz zu sparen - vor allem in mobilen Geräten wie Handys. IBM ist es nun jedoch gelungen, die Verbindungen zwischen den Chips mit Methoden der Halbleiterfertigung auf ein Tausendstel des bisher Möglichen zu reduzieren. Das macht das "Stacking" auch interessant für Speicher und vielleicht bald Prozessoren.

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IBMs neues Packaging, also das Verfahren, mit dem ein Die in ein Chipgehäuse gebracht wird, funktioniert wie bei einer Multilayer-Platine: Die Halbleiter werden durch so genannte "Vias" miteinander verbunden. Das sind sich durch mehrere Schichten ziehende Durchkontaktierungen, wie man sie beispielsweise bei einem Mainboard in Form von kleinen Löchern sehen kann, wenn man die Platine gegen das Licht hält.

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Die Vias werden bereits bei der Herstellung eines Dies per Ätzung vorgeformt, beim Zusammenbau der Packages werden die Löcher dann mit einem nicht genannten Metall gefüllt, um die Kontakte herzustellen. Bisher mussten die Verbindungen zwischen mehreren Chips mit feinen Drähten oder Löt-Kontaktflächen wie bei den Außenanschlüssen gestaltet werden. Gegenüber diesem Verfahren sind IBMs Silizium-Vias deutlich kürzer - und damit für viel höhere Takte geeignet.

Als erstes Muster will IBM im zweiten Halbjahr 2007 ein WLAN-Package ausliefern, bei dem der Signalprozessor direkt an den Verstärker angeschlossen ist. Auf herkömmlichen WLAN-Modulen, wie sie in Notebooks stecken, sind das immer zwei getrennte Bausteine, die doppelt Platz einnehmen. Das neue "3D-Packaging" soll sich aber auch für Speicherbausteine sowie Prozessoren eignen. IBM experimentiert mit Anbindungen von Rechenkernen an den Speicher und CPUs untereinander für seine Power-Serie.

Im Jahr 2008 will IBM die Serienfertigung von 3D-Packages in 65 Nanometern Strukturbreite aufnehmen. Ob das Verfahren auch für IBMs Technologiepartner AMD interessant wird, ist noch nicht bekannt.

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