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Neue Details zu Intels Core-Architektur

Macro-Ops-Fusion wirkt nur auf drei Befehle

Intel stellte am heutigen 4. April 2006 in München der Presse seine Core-Architektur erneut vor. Cores Lead-Designer, Jack Doweck, verriet einige interessante Details zum Konzept der Macro-Ops-Fusion, an die sich vor allem Assembler-Programmierer gewöhnen müssen.

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Wie bereits ausführlich berichtet, kann Intels Core-Architektur mehrere echte Assembler-Befehle zu einer Micro-Op zusammenfassen. Vier dieser Micro-Ops kann ein Core-Prozessor in einem Takt ausführen.

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Unklar war bei der Vorstellung von Core auf dem IDF Spring 2006 noch, um welche Befehlspärchen es sich handelt. Jack Doweck, Leiter des Core-Entwicklungsteams bei Intel, erklärte in München, dass sich dieses Konzept tatsächlich nur auf drei Befehle und damit zwei Befehlspärchen auswirkt: Folgt nach einem Vergleich mit CMP ein Sprung mit JMP, ergibt sich eine Micro-Op. Das Gleiche gilt für die Folge von TEST und JMP.

Diese Befehlsketten treten, in Hochsprachen gesehen, bei fast jeder Schleife oder Verzweigung der Art IF-THEN-ELSE auf. Derartige Konstrukte sind laut Doweck so häufig, dass sich Intel entschieden hat, zunächst nur sie zu einer Micro-Op zusammenzufassen. Laut internen Tests ist ein Core-Prozessor mit dieser Möglichkeit alleine 10 Prozent schneller als ohne sie. Doweck verwies mit einem Schmunzeln darauf, dass man in Zukunft vielleicht auch noch andere Befehle zu einer Micro-Op fusionieren könne, verriet aber nicht, welche.

Etwas genauer als bisher erklärte Doweck auch die "Memory Disambiguation" von Core, die Golem bereits geschildert hatte. Bei diesem Verfahren kann der Prozessor spekulativ Daten laden, die vielleicht als Nächstes benötigt werden. Die Funktionseinheiten dafür, Prefetcher genannt, sollen Zugriffmuster erkennen und sich selbst regeln. Jack Doweck meinte, dass die Aggressivität der Prefetcher im schlimmsten Fall sogar Leistungsnachteile mit sich brächte. Daher gibt es in Core-CPUs vier maschinenspezifische Register, die sich über das BIOS abschalten lassen - für jeden Prefetcher pro Prozessorkern getrennt. Zur Laufzeit sollen sich diese Prefetcher aber nicht abschalten lassen. Da bleibt Programmierern offenbar noch viel Spielraum zum Testen der tatsächlichen Performance-Auswirkungen.

Die ersten CPUs mit Core-Architektur (Conroe für den Desktop, Merom für Notebooks und Woodcrest für Server) werden für Mitte 2006 erwartet, einen genauen Termin nannte Intel noch nicht. Um von Intel bewusst in Kauf genommenen Verwechslungen vorzubeugen: Auch wenn Intels aktueller Notebook-Prozessor "Core Duo" ("Yonah") das Core im Namen trägt, so basiert er doch noch auf der Banias-Architektur - er ist also noch keine "echte" Core-CPU.

Nach den umstrittenen Benchmarks auf dem letzten IDF mit einem 2,67 GHz schnellen Conroe gegen einen imaginären Athlon64 FX-62 begnügte sich Intel in München damit, eigene Produkte zu vergleichen. Echte Zahlen legte man nicht vor, aber handgestoppt war die Berechnung einer Excel-Tabelle mit dem Verfahren der "Bollinger-Bänder" zur Aktienanalyse auf dem 2,4-GHz-Conroe mehr als doppelt so schnell wie auf der Pentium Extreme Edition 955 mit 3,46 GHz.

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Floyd... 05. Apr 2006

ich hab auch nie behauptet das ich den zweiten prozessor (der ja nicht da ist) als...

AC 05. Apr 2006

So ist es bzw. war es. Der Loopmode des 68010 war eine Vorstufe zu einem 1st Level...

Floyd... 05. Apr 2006

das wohl nicht, wobei die vorstellung doch sehr reitsvoll ist :D mittelfristig gesehen...

.sol 05. Apr 2006

...sind Memory-Disambiguation und Prefetching zwei verschiedene Hüte und haben so direkt...

solala 04. Apr 2006

Falls du noch studierst, dann sieh dir mal www.nofost.de an. Da gibts ein Thinkpad T60...


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