PWRficient-CPU braucht mit 2 Kernen bei 2 GHz nur 5 Watt

Stromsparende Multi-Core-Prozessoren nutzen IBMs Power-Architektur. Etwa die zehnfache Leistung pro Watt sollen die neuen "PWRficient-Prozessoren" der Firma P.A. Semi bieten. Rund zwei Jahre arbeitete P.A. Semi unter Leitung von Dan Dobberpuhl an den Multi-Core-Prozessoren auf Basis der Power-Architektur. Dabei ist Dobberpuhl kein Unbekannter, entwickelte er doch schon die Alpha-Serie von DEC und die stromsparenden StrongARM-Prozessoren.

24. Oktober 2005 um 09:52 Uhr / Jens Ihlenfeld

Die auf dem "Fall Processor Forum" in San Jose vorgestellten neuen 64-Bit-Prozessoren arbeiten mit mehreren Kernen, basieren auf IBMs Power-Architektur und sollen besonders Energie-effizient arbeiten. Dahinter steckt ein Team von rund 150 Entwicklern, die bereits an der Entwicklung von Opteron, Itanium und UltraSPARC beteiligt waren.

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Man habe bei Null angefangen und jeden einzelnen Schritt neu durchdacht, um eine dramatisch höhere Leistung pro Watt zu erzielen als bei derzeit aktuellen Chips, so Dobberpuhl. Dabei habe man einige Paradigmen über Bord werfen müssen. Die Entwickler setzen auf eine System-on-Chip-Architektur, die sie durch rund 50 Patente absichern wollen.

Die PWRficient-Prozessoren erledigen viele Funktionen, die üblicherweise in zusätzlichen Chips abgewickelt werden. Integriert wurden neben den Kernen auch Speicher, die South-Bridge und die Schnittstellen (I/O).

Die Entwickler versprechen eine hohe Skalierbarkeit der modular aufgebauten Chips. Die Zahl der Kerne, Speicher-Controller, Protokolle und die Cache-Größe sollen sich leicht steigern lassen. So will P.A. Semi mit einer ganzen Familie von Prozessoren verschiedene Anwendungsbereich abdecken.

Die Chips sollen mit bis zu 2,5 GHz pro Kern laufen. Der Stromverbrauch des ersten PWRficient-Prozessors, dem "PA6T-1682M", der mit zwei Kernen und 2,0 GHz arbeitet, soll typischerweise zwischen 5 und 13 Watt liegen. Er verfügt über zwei integrierte DDR2-Speichercontroller, 2 MByte L2-Cache und ein flexibles I/O-Subsystem, das PCI-Express-Controller, zwei 10-Gigabit-Ethernet-XAUI-Controller und vier Gigabit-Ethernet-SGMII-Controller bietet. Die Architektur unterstützt dabei diverse "Offload Engines", unter anderem für TCP/IP, iSCSI, Kryptographie (IPSec und SSL) sowie RAID.

Erste Muster sollen ab dem dritten Quartal 2006 ausgeliefert werden. 2007 sollen dann Varianten mit einem und vier Kernen folgen. 2008 soll ein Chip mit 8 Kernen auf den Markt gebracht werden.