Rambus: Schnellere DRAMs durch verschachtelte Threads

Micro-Threading für bis zu vierfach schnelleren Speicher

Das Technologie-Unternehmen Rambus, das selbst keine Produkte herstellt, hat eine Erweiterung der DRAM-Adressierung entwickelt. Dabei werden die Zugriffe in parallele Threads aufgeteilt, was deutlich schneller sein soll.

Artikel veröffentlicht am 4. April 2005, 17:55 Uhr, Jens Ihlenfeld

Jedes DRAM ist in Zeilen (Rows) und Spalten (Columns) aufgeteilt. Bisher werden, von Puffer-Lösungen wie bei den Anfang der neunziger Jahre wenig erfolgreichen EDO-Speichern abgesehen, stets Zeilen- und Spalten-Zugriffe getrennt voneinander abgewickelt. Dadurch definieren vor allem die Latenzen zwischen diesen Zugriffen die nutzbare Geschwindigkeit des Speichers.

Das neue Rambus-Verfahren teilt nun einen Speicherchip in mehrere logische Bereiche auf, in denen parallel mehrere "Micro-RAS" oder "Micro-CAS" genannte Übertragungen stattfinden können. Der Row- beziehungsweise Column-Adress-Strobe (RAS/CAS) beschreibt bei DRAMs das Übertragen einer Zeilen- oder Spaltenadresse.

Wie viele Zugriffe das Verfahren parallel abwickelt, oder ob sich die Technologie gar über mehrere Chips erstreckt, gab Rambus nicht bekannt. Auch exakte Benchmarks fehlen noch. Nach einer als "Analyse" bezeichneten Studie von Rambus soll sich aber gerade bei Grafikkarten ein Leistungsschub erreichen lassen. Demnach kommt ein GDDR-Speicher auf 50 bis 150 Millionen Polygone pro Sekunde, mit Micro-Threading wären es 100 bis 500 Millionen Polygone, so Rambus. Auf welchem Grafikchip die Studie beruht, erklärte Rambus nicht.

"Micro-Threading" soll mit geringem schaltungstechnischen Aufwand in bestehende DRAMs eingebaut werden können. Bisher hat sich jedoch noch kein Speicherhersteller zu der Technolgie bekannt, für die man ab sofort Lizenzen bei Rambus erwerben kann. [von Nico Ernst]