Dual Stress Liner soll Chipleistung ab 2005 steigern

AMD und IBM kombinieren "Strained Silicon" und "Silicon-on-Insulator"

Mit einer neuen, als "Dual Stress Liner" bezeichneten und gemeinsam von AMD und IBM entwickelten Technik wollen die Unternehmen die Geschwindigkeit von Transistoren bei gleichbleibendem Stromverbrauch um bis zu 24 Prozent steigern. Dabei werden die Techniken "Strained Silicon" und "Silicon-on-Insulator" kombiniert.

Artikel veröffentlicht am 13. Dezember 2004, 9:43 Uhr, Jens Ihlenfeld

Das von AMD und IBM jetzt entwickelte "Strained Silicon" soll die Leistung beider Transistor-Typen, also n-Channel- und p-Channel-Transistoren steigern. Dabei kommt die "Dual-Stress-Liner-Technik" ohne neue und kostspielige Produktionstechniken aus, was eine schnelle Integration in die Massenfertigung erlauben soll, können doch herkömmliche Werkzeuge und Materialien verwendet werden.

AMD will die neue Technik in all seinen 90-Nanometer-Prozessoren einsetzen, einschließlich der für Mitte 2005 geplanten Multi-Core-Prozessoren. Die ersten AMD64-Prozessoren mit der neuen Technik sollen aber bereits in der ersten Jahreshälfte 2005 ausgeliefert werden. Auch IBM will im ersten Halbjahr 2005 die Technik in Prozessoren auf Basis der Power-Architektur einführen.

Details zu der von IBM, AMD, Sony und Toshiba entwickelten "Dual-Stress-Liner-Technik" sollen in dieser Woche auf dem "IEEE International Electron Devices Meeting" in San Francisco veröffentlicht werden. Entwickelt wurde die Technik in IBMs "Semiconductor Research and Development Center" (SRDC) in East Fishkill (New York) und AMDs Fab 30 in Dresden.