Infineon meldet Durchbruch bei Nanotechnologie
In einem Demonstrationsaufbau hat das Infineon-Forscherteam extrem dünne metallische Sperrschichten integriert, die zur hermetischen Einkapselung der Kupferleiterbahnen in den Metallisierungsebenen künftiger Chips erforderlich seien. Die elektrisch leitenden Schichten trennen die Kupferleitungen von der umgebenden dielektrischen Schicht, die für die Isolation sorgt. Die Einkapselung der Kupferleitung sei notwendig, da sonst das Kupfer in das Dielektrikum diffundiert und sowohl die elektrische Isolation als auch die darunter liegenden Transistorschaltungen zerstören könne.
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Die ITRS erwarte laut Infineon eine Verringerung der Barrieren-Dicke von derzeit 12 nm bei einer 100-nm-Fertigungstechnik bis auf nur noch 2,5 nm bei 22-nm-Fertigungstechnik, die voraussichtlich 2016 beherrscht werde. Wesentliche Zielsetzung der Infineon-Forscher sei es gewesen, die weitere Reduzierung der bisherigen Ta/TaN-Sperrschichten soweit voranzutreiben, dass die Vorgaben der ITRS-Roadmap erfüllt werden könnten.
Die Untersuchungen von Infineon hätten nun gezeigt, dass auch bei Dicken von weniger als 2 nm keine Kupfer-Diffusion auftrete. Damit seien diese ultradünnen Sperrschichten ebenso zuverlässig wie die derzeit in Produkten verwendeten Diffusions-Barrieren mit Dicken von 50 nm. Zudem sei der elektrische Widerstand in den Vias durch diese sehr dünnen Schichten ausreichend klein, um die hohen Geschwindigkeitsanforderungen erfüllen zu können, wie sie z.B. Mikroprozessoren haben, die voraussichtlich Mitte des nächsten Jahrzehnts gefertigt werden, so Infineon.
Die Kupferleitungen wurden mit der so genannten Damascene-Technik gefertigt. Benannt nach dem Verfahren, mit dem die Ornamente in den berühmten Damaszenischen Schwertern erstellt wurden – werden hier die geätzten Gräben und Löcher mit Metall aufgefüllt. Nachdem die überstehenden Metallbereiche durch ein chemisch-mechanisches Polierverfahren wieder abgetragen werden, entstehen extrem schmale Metallleitungen. Diese Metallleitungen würden für die sehr schnellen Verbindungen der Schaltungselemente auf zukünftigen Chips verwendet. Die Silizium-Wafer für den Versuchsaufbau wurden in den Reinräumen von Infineon auf Basis von Standard-Prozessen und -Tools gefertigt.
Da die Fertigungsgeräte und -einrichtungen für die Produktion der Jahre in der Zukunft liegenden Chipgenerationen noch nicht zur Verfügung stehen, hat Infineon bestehende Prozesse und Tools für die Untersuchung über den heutigen Anwendungsbereich hinaus ausgereizt. Dadurch erst habe eine zuverlässige Aufbringung von Diffusions-Barrieren mit weniger als 2 nm Dicke realisiert werden können. Derart dünne Schichten seien erforderlich, um die äußerst leistungsfähigen Mikroprozessoren fertigen zu können, wie sie ab 2016 erwartet werden. Die Ergebnisse lassen darüber hinaus auch erwarten, dass die derzeit genutzten Abscheide-Techniken beim Aufbau der Schaltungsstrukturen auch bei künftigen Chip-Generationen angewandt werden können, und neue aufwendige Technologien wie z.B. "Atomic-Layer-Deposition" erst später als bisher angenommen zum Einsatz kommen werden.
"Durch den geringen elektrischen Widerstand und die ausgezeichnete Widerstandsfähigkeit gegenüber Elektromigration bietet Kupfer klare Vorteile für leistungsfähige ICs. Damit Kupfer auch das bevorzugte Material für die Metallisierung in künftigen Chip-Generationen sein kann, muss großes Augenmerk auf die Vermeidung der Kupfer-Diffusion gelegt werden" , betonte Prof. Dr. Karl Joachim Ebeling, Forschungsleiter bei Infineon Technologies. Die jetzt erreichten Ergebnisse würden einen wesentlichen Schritt bei der Bereitstellung der anspruchsvollen Technologien für die Fertigung der nächsten, weiter miniaturisierten Chip-Generationen markieren.
Infineon erwartet, dass die nächste Ausgabe der ITRS die Forschungsergebnisse berücksichtigen wird.