HyperTransport 1.05 integriert 64-Bit-Adressierung
Nicht minder wichtig sind zwei weitere Verbesserungen: So wurde die Verarbeitung von gleichzeitigen Transaktionen verbessert, so dass bei starker Belastung - etwa durch Bearbeitung riesiger Datenmengen - anstelle von bisher 32 nunmehr bis zu 128 Anfragen auflaufen dürfen. Auch HyperTransport Switches wurden erstmals integriert, was die Verbindung von einer theoretisch unbegrenzten Zahl von HyperTransport-Geräten ermöglichen soll.
Zudem sollen durch die erwähnte Switching-Unterstützung die Latzenzzeiten verringert und potenzielle Bandbreiten-Blockaden vermieden werden können. Da dabei verschieden breite Datenpfade eingesetzt werden dürften, soll die Bandbreite auf den jeweiligen Bedarf ausgerichtet und somit Kosten gespart werden können. Ein Switch wird wie ein Baum von PCI-kompatiblen Geräten und Bridges verwaltet, wobei Switches auch so aufgeteilt werden können, dass sie verschiedene separate Baumstrukturen enthalten. In Verbindung mit einer Reset-Isolierung sollen sich dadurch deutlich robustere HyperTransport-Systeme ergeben.
Die neue Spezifikation erweitert das bestehende Paket aus elektrischen und Protokoll-Definitionen, womit eine neue Klasse von HyperTransport-basierten Produkten möglich werden soll. Die Neuerungen sollen Hardware-Entwicklern beim Einsatz von HyperTransport auch in großen Servern helfen. Die HyperTransport-Spezifikation 1.05 soll abwärtskompatibel zu bisherigen HyperTransport-Produkten sein. HyperTransport ermöglicht Chip-zu-Chip-Übertragungen mit einer Bandbreite von bis zu 12,8 GByte/s, eingesetzt wird HyperTransport etwa schon in Nvidias Nforce-Chipsätzen.
Zu den wichtigsten Mitgliedern des "HyperTransport Technology Consortium" zählen neben AMD und Nvidia auch Alliance Semiconductor, Apple Computer, Broadcom, Cisco Systems, PMC-Sierra, Sun Microsystems und Transmeta.